SF-EP1CV2使用说明

笔记17 SF-EP1C开发板进阶实验

一、开发板简介

随着制造工艺不断提高、成本不断下降，FPGA大有替代专用ASIC甚至通用处理器之势。对于电子行业，学习一门新技术，手头没有板子，只停留在理论上是很难进一步提高的。而市场上的FPGA/CPLD学习板/开发板更是满天飞，板子的价格、质量、乃至提供的资料例程鲜有令人满意的。

就以价格而言，动辄数百乃至过千使得很多学生朋友望而却步。市场上非官方的板子大多功能简单，只是带大家跑跑流水灯、数码管、蜂鸣器，功能强点的能做做VGA实验、串口实验或者存储器SRAM\SDRAM\FLASH的实验。但是他们配套的资料鲜有高质量的好例程，甚至很多都没有详细的注释，让大家学起来很是费劲。而官方的板子看起来还不错，只可惜咱的腰包都不鼓——买不起。

这个SF-EP1C板子，之所以选择altera的低成本高性价比cyclone系列的FPGA作为主芯片，想必大家都意识到了，成本对于大多数朋友是最敏感的。而EP1C3T144（标准配置，大家也可以使用EP1C6T144焊接上去，特权同学在硬件电路设计上做到了二者的完全兼容）虽然只有不到3000个LEs，但是大家如果写起代码来就会深有感触，这个规模的逻辑资源也是可以胜任很多应用的。另外，如果你是个新手，只希望能入门，这块FPGA板子不一定适合你；如果你想学NIOS，那么也可以明白的告诉你，这块板子也不适合你；但是如果你想通过这样一块板子来掌握如何利用FPGA器件本身的各种资源并希望完成一个像模像样的工程，那么你可以尝试一下。

该开发板在EDN助学活动期间以低廉的价格提供给所有注册会员，并且赠送免费的PCB 板。该板子的一切相关问题都可以在EDN的CPLD/FPGA助学小组（网址：/1375/）里进行讨论。

1、SF-EP1C开发板功能框图

如图5.46所示，SF-EP1C开发板有着比较丰富的外设，也给用户预留了一些可扩展的接口。

图5.46 SF-EP1C开发板资源分布及功能框图

2、SF-EP1C开发板基本配置

z FPGA使用EP1C3T144C8，硬件电路充分考虑了可升级性，该板子同样适用于EP1C6T144；

z板载1Mbit串行配置芯片EPCS1，支持AS和JTAG两种配置方式；

z5V/1.5A DC电源供电，内部产生核压1.5V、I/O电压3.3V；

z PLL电源电路进行滤波处理，更加稳定可靠；

z板载25MHz有源晶振，预留1个未焊接晶振接口；

z4个独立按键、2个复用LED；

z1个串口；

z1个SD卡接口；

z1个256色VGA接口；

z1个64MBit(4*1M*256Bit) SDRAM；

z8位拨码开关；

z1个复位按键和1个FPGA重配置按键；

z4位数码管，仅使用3个I/O口控制，由两个74HC595芯片实现；

z2个20PIN的扩展接口，供大家任意发挥；

3、Cyclone器件简介

Altera的Cyclone系列可编程门阵列是基于1.5V、0.13um的SRAM全铜工艺制造。能提供最大20060个LEs，以及最大288Kbit的内嵌RAM。FPGA内部集成的诸如时钟锁相环（PLLs）和专用DDR接口，达到了DDR SDRAM和快速RAM存储访问需求。Cyclone器件是数据存储的高性价比解决方案。Cyclone器件也支持多种I/O标准，包括数据率高达640Mbps的LVDS 接口以及66-或33-MHz、64-或32-bit的PCI接口。Altera也提供低成本的串行配置器件配置cyclone器件。

Cyclone器件具有以下特性：

z2910-20060个LEs；

z最大内嵌294912 RAM bits（36864 bytes）；

z支持低成本串行配置器件；

z支持LVTTL,LVCOMS,SSTL-2以及SSTL-3 I/O标准；

z支持66-或33-MHz、64-或32-bit的PCI接口；

z支持数据率高达640Mbps的LVDS接口；

z支持数据率低至311Mbps的LVDS接口；

z支持数据率311Mbps的RSDS接口；

z每个器件最多两个PLLs，并且支持倍频和相位偏移；

z多达8个全局时钟网络；

z支持外部存储器，包括DDR SDRAM(133MHz)、FCRAM以及SDR SDRAM；

z支持altera提供的多种多样的IP核。

表5.8 Cyclone器件资源

器件 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20

Les 2,910 4,000 5,980 12,060 20,060 M4K RAM块（128*36bit） 13 17 20 52 64 RAM总量 59,90478,33692,160239,616 294,912

PLLs 1 2 2 2 2 用户可用IO数 104 301 185 249 301

3、SF-EP1C开发板实验例程

z 1. AS和JTAG配置方式；

z 2. 基于74HC595的数码管实验；

z 3. PLL配置仿真实验；

z 4. 基于FIFO的串口发送机设计；

z 5. 256色VGA显示实验；

z 6. VGA字符显示实验；

z8. 基于M4K块的单口RAM配置仿真实验；

z9. 基于M4K块的移位寄存器配置仿真实验；

z10. 基于M4K块配置ROM的字符数据存储VGA显示实验；

z11. 基于SDRAM读写的串口调试实验；

z12. DIY逻辑分析仪（下一章介绍）；

z13. DIY数码相框（下一章介绍）。

二、AS和JTAG 配置方式

与CPLD不同，FPGA是基于SRAM结构的（Actel也有基于Flash结构的FPGA，但不是我们讨论的重点），所以FPGA每次上电都需要重新配置，而不像CPLD那样能够直接运行固化在芯片内的代码。大家对JTAG的下载也许都很熟悉了，但是转到FPGA的时候多多少少有些迷惑。怎么出现配置芯片了呢？为什么有不同的下载电缆，不同的下载模式呢？

FPGA器件有三类配置下载方式：主动配置方式（AS）、被动配置方式（PS）和最常用的基于JTAG的配置方式。

AS方式由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列配置芯片如EPCS1、EPCS4等配置器件专供AS模式。使用Altera串行配置器件来完成，FPGA 器件处于主动地位，配置器件处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。

PS方式则由外部计算机或其它控制器控制配置过程。通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。

JTAG接口是一个业界标准，主要用于芯片测试等功能。使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。

FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。在实用系统中，多数情况下必须由FPGA 主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中FPGA配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。

下面就SF-EP1C6开发板平台上如何进行AS以及JTAG模式的配置下载进行说明。altera 的下载线一般有Blaster II/Blaster MV/USB blaster，标准的Blaster II/USB blaster 下载线都可以配置JTAG模式和AS模式，而Blaster MV则无法配置AS模式，只能配置JTAG 模式。一般来说，用户在调试时会选择JTAG模式来直接配置FPGA，速度较快；使用AS模式配置EPCS系列的串行配置芯片。如果下载线无法工作于AS方式，那么并不意味着无法将代码烧录到配置芯片中（EPCS），同样可以使用JTAG方式把代码下载到配置芯片中（具体操