PLD

输入1 输入2 输入3 输入4
查找表 LUT
输出
A
B
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
C
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
L 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1
图形或HDL 图形或 编辑器
编程器
设计输入
编 辑或综合
适配器件
下载
仿真
硬件描述语言输入—HDL文本输入 文本输入 这种方式与传统的计算机软件语言编辑输入基 本一致。 就是使用某种硬件描述语言(HDL)形成 本一致 。 就是使用某种硬件描述语言 形成 电路设计文本的源程序，进行编辑输入。 电路设计文本的源程序，进行编辑输入。 常用的有VHDL或Verilog 常用的有 或 VHDL:超高速集成电路硬件描述语言 超高速集成电路硬件描述语言 Very high speed integrated circuit Hardware Description Language.
I
7
O L M C
5 5
1 3
I / O / Q
I
8
5 6
O L M C
6 3
1 2
I / O / Q
I
9
O E
1 1
I / O E
GAL16V8的结构图 的结构图
逻辑宏单元结构
五种工作模式： 五种工作模式： 专用输入，专用组合输出，反馈组合输出，时序电路组合输出，寄存器输出。 专用输入，专用组合输出，反馈组合输出，时序电路组合输出，寄存器输出。
数据宽度 8,4,2,1 地址宽度 8,9,10,11
D
D
RAM/ROM 256x8 512x4 1024x2 2048x1
D
输出宽度 8,4,2,1
D
写使能
输入 时钟 输出 时钟
写脉冲 电 路
10.4 基于可编程逻辑器件的数字系统设计流程
系统设计 设计准备 方案论证 器件选择 设计输入 原理图输入 硬件描述语言输入
MENTOR GRAPHICS、OrCAD、SYNOPSYS、 、 、 、 SYNPLICITY、VIEWLOGIC、... 、 、
MAX+plusII设计流程
延时网表提取、 延时网表提取、编程文件汇编 编译网表提取、数据库建立、逻辑综合、逻辑分割、 编译网表提取、数据库建立、逻辑综合、逻辑分割、适配
PRN D Q ENA EN CLRN
通往 I/O 模块
乘 积 项 选 择 矩 阵
时钟 清零 选择
清零 共 享 辑
逻辑阵列
逻
扩展项
通往 PIA
2.现场可编程门阵列 现场可编程门阵列FPGA
FPGA - Field Programmable Gate Array
FPGA的组成是基于 的组成是基于SRAM的查找表结构， 的查找表结构， 的组成是基于 的查找表结构
扬声器 下载板 PLD LED: LK1—LK16 开关:K1—K16 开关 JK1 JK2 D/A : TLC7528 A/D : TLC548
按键:s1--s16 按键
时钟信号： 时钟信号： cp1,cp2,cp3
A1 A0 或阵列 （可编程）
由于它以最小项为基础，因此在设 计中无须对函数简化。能够较方便 地实现多输入、多输出的组合逻辑 电路。 ROM的缺点是它的与阵列是固定 的，无论实际的逻辑函数需要多少 个最小项，它总是产生2n个。这样， 就会有相当一部分最小项没有被使 用而被浪费了，这使得它的芯片利 用率较低。
A A PLD的互补输入缓冲器 的互补输入缓冲器 A A
固定连接
编程连接
不连接
PLD的三种连接方式 的三种连接方式
F=ABC
PLD与门的表示方法 与门的表示方法
PLD或门的表示方法 或门的表示方法
F=A+B+C
PLD三态门的表示方法 三态门的表示方法
10.2 低密度 低密度PLD 1. PROM
2选1选择器
查找表原理
输入 D 输入 C
0 0 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1
输入B
输入A
0 0 0 0 0 1
0 0 1 1 0 1
16x1 RAM
1 0 0 0 0 0 0 0 1 1
查找表 输 出
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
A
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
B
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
C
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
D
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
L 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1
MAX7000系列器件结构图 系列器件结构图
逻辑阵列块 逻辑宏单元
可编程的互连矩阵 宏单元 宏单元
宏单元
宏单元
I/O脚控制块
MAX7000系列的单个宏单元结构 系列的单个宏单元结构
来自 PIA的 36个信号 的 个信号
全局 清零 并 行
全局 时钟 来自 I/O引脚
扩展项
2
快速输入选择
寄存器 旁 路
A1 A 1 A0 A 0 与阵列（固定）
PROM结构图 结构图
F1
F0
2.可编程逻辑阵列PLA
（ PLA ——Programmable Logic Array） ） PLA逻辑阵列示意图 逻辑阵列示意图
A1 A0 或阵 列 （ 可编 程）
PLA与PROM相比， 有效地提高了芯片利 用率，缩小了体积。 但它制造工艺复杂， 工作速度不够高
第十章. 可编程逻辑器件（ 第十章. 可编程逻辑器件（PLD） ）
10.1 PLD的基本概念 的基本概念
PLD ——Programmable Logic Device
可编程逻辑器件：器件的功能不是固定的， 可编程逻辑器件：器件的功能不是固定的，而是根据用户的需要进行编 以确定器件的逻辑功能。 程，以确定器件的逻辑功能。 数字集成电路就其应用而言可以分为三大类： 数字集成电路就其应用而言可以分为三大类：
IOC
IOC
EAB
IOC
. . .
IOC
. . .
IOC
IOC
EAB
IOC
IOC
IOC
IOC
IOC
IOC
IOC
IOC
. . .
. . .
. . .
. . .
嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块， 是在输入、输出口上带有寄存器的 嵌入式阵列块 是在输入 块 是由一系列的嵌入式RAM单元构成。 单元构成。 是由一系列的嵌入式 单元构成
0 0 1 1 0 1 1
L
FPGA查找表单元（LUT）内部结构 查找表单元（ 查找表单元 ）
逻辑单元LE 逻辑单元
进位输入 级联输入
LE 输出 数据1 数据2 数据3 数据4 查找表 (LUT) 进位链 级联链
D
Q
CLRN
Lab 控制 1 Lab 控制 2
清零和 预置逻辑
Lab 控制 3 Lab 控制 4 进位输出
时钟选择
级联输出
LE结构图 结构图
逻辑阵列块 (LAB)
LAB内部结构 内部结构
FLEX10K系列器件 系列器件
快速通道互连
IOC IOC IOC
FLEX 10K内部结构 内部结构
IOC IOC IOC
. . .
. . .
. . .
. . IOC .
IOC
. . .
IOC
. . IOC .
IOC
输入口
1 5
O L M C
1 8
I / O / Q
I
3
1 6
O L M C
2 3
1 7
I / O / Q
I
4
2 4
O L M C
3 1
输入/输出口 1 6 I / O / Q
1 5 I / O / Q
I
5
3 2
O L M C
3 9
I
6
4 0
O L M C
4 7
1 4
I / O / Q
来自百度文库
可编程与阵列
4 8
10.3 高密度PLD 高密度
1.复杂可编程逻辑器件 复杂可编程逻辑器件CPLD 复杂可编程逻辑器件
CPLD - Complex Programmable Logic Device CPLD是在 是在PAL、GAL基础上发展起来的一种高密度 是在 、 基础上发展起来的一种高密度 PLD器件。采用 2PROM或FLASH工艺。 器件。 工艺。 器件 采用E 或 工艺 一般CPLD器件至少包含逻辑阵列块 器件至少包含逻辑阵列块LAB、可编程的 一般 器件至少包含逻辑阵列块 、 互连矩阵PIA、输入 输出控制块等几部分 互连矩阵 、输入/输出控制块等几部分
中小规模集成电路） （1）通用芯片（中小规模集成电路） ）
（2）专用芯片（ASIC——Application Specific Integrated Circuit） （大规模集成电路） ） ） 大规模集成电路） （3）可编程逻辑芯片（PLD） （大规模集成电路） ）可编程逻辑芯片（ ） 大规模集成电路） 电子设计自动化（ 电子设计自动化（EDA—Electronic Design Automation ）
4.通用阵列逻辑GAL
I / C L K 1
0 0 3 4 7 8 1 1 1 2 1 5 1 6 7
时钟信 （ 号输入 GAL（Generic Array
1 9 2 0 2 3 2 4 2 7 2 8 3 1 C L K
逻辑宏单元
Logic） ）
1 9 I / O / Q
O L M C I 2
8
1. 基本 基本PLD器件的原理结构图 器件的原理结构图
输 入 …
输入 缓冲 电路
与 阵 列
或 阵 列
输出 缓冲 电路 …
输 出
2. PLD的分类 的分类
按集成度分类
可编程逻辑器件 PLD） （
低密度PLD 低密度
高密度PLD 高密度
PROM
PLA
PAL
GAL
CPLD
FPGA
3. 电路符号表示
计算机 平台上 借助 EDA软 软 件完成
编译 设计处理 硬件测试 逻辑综合 器件适配与布局布线
器件编程与下载 （CPLD或FPGA) 或
设计校验与逻辑仿真
功能仿真 时序仿真
EDA工具软件 工具软件
1、ALTERA： MAX+PLUSII、QUARTUSII ： 、 2、LATTICE： isp EXPERT SYSTEM、 isp Synario ： 、 ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER 、 3、XILINX： FOUNDATION、ISE ： 、 4、 EDA公司 ： CADENCE、EXEMPLAR、 公司 、 、
在系统编程技术ISP－－ In System Program
ALTERA 的 ByteBlaster（MV）下载接口
此接口既可作编 程下载口
SE-5 EDA实验开发系统 实验开发系统
电源 LED: L1—L16 动态显示LED: 动态显示 MS1—MS8 JP1 静态显示 LED:M1—M6 RS232
. . .
IOC
逻辑阵列块 (LAB)
逻辑单元 LE
IOC
IOC
IOC
IOC
IOC
IOC
. . .
. . .
. . .
FLEX 10K系列FPGA结构图
IOC IOC IOC IOC IOC IOC IOC IOC
. . .
. . .
. . .
. . .
嵌入式 阵列块
IOC
IOC
. . .
. . .
A0 A 0 A1 A 1 与 阵 列 （可编 程 ）
F1
F0
3.可编程阵列逻辑 可编程阵列逻辑PAL 可编程阵列逻辑
PAL（Programmable Array Logic） （ ） PAL结构： 结构： PAL的常用表示： 的常用表示： 结构 的常用表示
A1
A0 A0
F0
A1 F1
F1
F0
为了满足不同用户的要求，PAL有各种不同的输出结构：如固定或门输出结构、带反馈的寄存器输出结构、 异或型输出结构等。 PAL工艺简单、速度快、功能多变，获得广泛接受。但是PAL的种类和型号很多，设计不同的电路要选择不 同型号的芯片，用法不同，这使得设计者感觉不够方便。