嵌入式系统降低功耗设计

嵌入式系统降低功耗设计

对于嵌入式系统来说，低功耗设计包括硬件低功耗设计与软件低功耗设计两个方面。硬件是系统运行的物质平台，包括处理器和外围设备。硬件低功耗设计有两个层次：器件级的低层次设计主要关注减少负载电容和漏电流；系统级的高层次设计主要关注减少无用的逻辑和无用的电路活动。在上面两个层次中，后者是更为有效的方法。处理器的低功耗设计大都采用系统级，其技术主要包括：门控时钟技术，cache部分关闭技术，动态电压缩放DVS（dynamic voltage scaling）技术；外围设备低功耗设计包括：关闭设备空闲部件；在满足基本性能要求前提下，降低外围设备的服务质量。

软件的低功耗设计涉及嵌入式操作系统、编译程序和应用软件等各个层次。操作系统是软件的核心，处理器调度算法、外围设备管理和功耗管理策略等部分和功耗关系密切：调度算法可实现可变电压技术，改变处理器的工作频率和电压，降低功耗；驱动程序直接控制硬件，通过增加驱动程序功能，抽象出设备的低功耗特性，供上层软件使用；操作系统中增加的功耗策略模块，提供多种功耗管理策略，应用软件根据具体的应用需求，选择最适合的管理策略。编译程序可以通过合理优化、减少冗余代码和不必要操作等方法降低功耗；同时在执行结果相同条件下，可以采用操作替换方式。低功耗应用程序能够利用与电源管理机制相关的API，建立的约束条件，并强迫电源管理机制执行相匹配的变化。

一、电路级的低功耗设计：

一、硬件低功耗设计

1、尽量采用低功耗的器件，几乎所有的TTL工艺的器件都有对应的

CMOS工艺的器件，选用CMOS工艺的器件是降低电路的直接方法。一般情况下CMOS工艺的功耗为TTL工艺的千分之几，在使用CMOS电路时也应该尽量降低时钟频率和工作电压。尽量使电路处于静态工作状态。设计系统时，尽量使电路处于确定的工作状态，避免没有必要的循环、跳变。对未用的管脚不要浮空，要接到VCC或地上，否则输入引脚上积累的电荷很容易使引脚位

于0、1间的过渡区域，大大浪费了功耗。

2、尽量采用高度集成的专用器件，专用器件在功耗、体积和可靠性上都要优于分离器件。

3、有些器件有一定的电压工作范围，采用单电源、低压供电可以降低功耗。

4、尽量降低系统的时钟频率。在各种控制器内，特别是处理器，时钟是跳变次数最多的信号，也是分布最广泛的信号，因此时钟跳变所导致的功耗占了整个系统大量功耗。通过简单的降低时钟工作频率方法来降低时钟功耗不可行，因为降低时钟频率会降低系统的性能，而且处理器完成工作任务的总功耗还是不变的。但是根据系统实时运行的情况，总是存在处于空闲状态的单元模块和冗余信号，它们在某一特定时段的内部操作和输出对系统的状态不会造成影响，可以利用门控时钟来切断这一部分时钟网络，从而达到节省功耗的目的。

5、充分利用节电工作方式：

现在厂家生产的许多器件都有低功耗的节电方式，如单片机闲置、掉电工作方式，存储器的维持共作方式，ADC、DAC的节能工作方式，DC/DC器件的停机工作方式等。这些器件具有节电工作方式本身就说明他们在正常工作方式时需要消耗较大的电能，因此设计是充分利用其节电方式往往能达到显著的节电效果。

另外，合理处理器件的空余引脚也是非常重要的。大多数数字电路输出端在输出低电平的时候功耗远大于输出高电平的时候的功耗，设计是应该注意控制低电平的输出时间，闲置时使其处于高电平的输出状态。

6、实行电源管理

目前大部分的传感器本身还没有低功耗模式，而这些器件往往是用电大户。这种情况下，可以对电路进行模块设计，工作时对大功耗器件实施间断供电，即设置电源开关电路，并通过软件或定时电路控制开关，是大功耗模块电路在需要工作的时候加电，其余时间则处于断电状态。这是最有效的节电方式。

二、集成电路的功耗分析

CMOS逻辑电路有许多优点，成为了现在最通用的大规模集成电路技术。

CMOS

电路具有以下优点：集成度高，功耗低，输入电流小，连接方便和具有比例性。目前，在嵌入式硬件设计中，无论是微处理器，还是外围电路中，都在使用CMOS逻辑电路。COMS的电路可以分为确定性功耗与非确定性功耗。

确定性功耗包括以下内容：静态漏电功耗，内部短路功耗和动态功耗。非确定性功耗主要是由于环境引起的。

1.静态漏电功耗

静态漏电是在二极管在反向加电时，晶体管内出现的漏电现象。在MOS 管中，主要指的是从衬底的注入效应和亚门限效应。这些与工艺有关，而且漏电所造成的功耗很小。但是随着芯片面积的缩小，静态功耗所占的比重也在扩大，所以它也是设计必须考虑的一个重要因素之一。一种比较好的方法是采用自适应衬底偏置电压的DVS方法。

2.内部短路功耗

CMOS电路中，如果条件Vtn

3.动态功耗

动态功耗是由电路中的电容引起的。设CL为CMOS电路的电容，电容值

为PMOS管从0状态到H状态所需的电压与电量的比值。以一个反相器为例，当该电压为Vdd时，从0到H状态变化（输入端）所需要的能量是CLVdd2。

其中一半的能量存储在电容之中，另一半的能量扩展在PMOS之中。对于输出端来说，它从H到0过程中，不需要Vdd的充电，但是在NMOS下拉的过程中，会把电容存储的另一半能量消耗掉。如果CMOS在每次时钟变化时都变化一次，则所耗的功率就是CVdd2f，但并不是在每个时钟跳变过程之中，所有的CMOS电容都会进行一次转换（除了时钟缓冲器），所以最后要再加上一个概率因子a。电路活动因子a代表的是，在平均时间内，一个节点之中，每个时钟周期之内，这个节点所变化的几率。最终得到的功耗表达式为：

三、嵌入式处理器的低功耗设计

处理器的低功耗设计包括器件级的低层次和系统级的高层次设计。对于较低的设计层次，低功耗设计主要关注减少负载电容和漏电流；而对于较高的设计层次，低功耗设计主要减少无用的逻辑和无用的电路活动。因此高层次低功耗设计效果更好，成为设计的主要方法。高层次的低功耗设计主要有以下方法：

1.超标量RISC处理器；

2.门控时钟；

3.组关联cache；

4.动态电压缩放技术；