微机原理第四章作业

第四章作业1

1、用自己的语言描述8086的逻辑结构。

答：8086的逻辑结构可分为两部分，即总线接口部件BIU（Bus Interface Unit）和执行部件EU（Execution Unit）。

⑴总线接口部件BIU

组成：①段地址寄存器；

②指令指针寄存器IP；

③地址加法器；

④指令队列缓冲器；

⑤输入/输出控制电路；

⑥内部暂存器。

功能：负责从内存中取指令，送入指令队列缓冲器，实现CPU与存储器和I/O接口之间的数据传送。

⑵执行部件EU

组成：①通用寄存器；

②专用寄存器；

③标志寄存器；

④算术逻辑部件,也叫运算器；

⑤EU控制电路；

⑥数据暂存寄存器。

功能：负责分析指令和执行指令。

2、用自己的语言描述80386的逻辑结构。

答：

⑴指令预取部件IPU

指令预取部件IPU将存储器中的指令按顺序取到长度为16字节的指令预取队列中，以便在CPU执行当前指令时，指令译码部件对下一条

指令进行译码。只要指令预取队列有部分空字节，指令预取部件就会向

总线接口部件发出总线请求，如总线接口部件此时处于空闲状态，则会

响应此请求，从存储器取指令填充指令预取队列。

⑵指令译码部件IDU

指令译码部件IDU中除指令译码器外，还有译码指令队列，此队列能容纳3条已译码的指令。只要译码队列有剩余空间，译码部件就会取

下一条指令进行译码；

⑶执行部件EU

执行部件EU包括运算器ALU、8个32位通用寄存器和1个64位多位移位器加法器，它们共同执行各种数据处理和运算。此外，执行部件

中还包括ALU控制部分和保护测试部分，前者实现有效地址的计算等功

能，后者检验指令执行中是否符合存储器分段规则。

⑷分段部件SU和分页部件PU

存储器管理器件实现存储器管理，它由分段部件SU和分页部件PU 组成。分段部件将逻辑地址转换为线性地址。分页部件将分段部件产生

的线性地址转换为物理地址。

⑸总线接口部件BIU

总线接口部件BIU是80386和外界之间的高速接口。在80386内部，指令预取部件从存储器取指令时，执行部件在执行指令过程中访问存储

器和外设以读/写数据时，都会发出总线周期请求，总线接口部件会根

据优先级对这些请求仲裁，从而有条不紊地服务于多个请求，并产生相

应总线操作所需要的信号，包括地址信号、读/写控制信号等。

3、用自己的语言描述Pentium的逻辑结构。

答：

⑴总线接口部件BIU

Pentium中，总线接口部件实现CPU与系统总线的连接，包括64位数据线、32位地址线和众多控制信号线，以此实现互相之间的信息

交换，并产生相应的总线周期信号。

⑵ U流水线和V流水线

Pentium采用两条流水线U和V，两者独立运行，这两条流水线中均有独立的算术逻辑部件ALU，U流水线可执行所有整数运算指令，V

流水线只能执行简单的整数运算指令和数据交换指令。每条流水线含有

5级：取指令、译码、生成地址、执行指令和回写。回写是指一些指令

将运行结果写回寄存器或存储器，只有运算指令才含有这一步。

⑶高速缓存

高速缓存是容量较小、速度很高的可读/写RAM，用来存放CPU最近要使用的数据和指令。高速缓存可以加快CPU存取数据的速度，减轻

总线负担。高速缓存中的数据其实是主存中一小部分数据的复制品；

⑷指令预取部件

指令预取部件每次取两条指令，若为简单指令，且后一条指令不依赖于前一条指令的执行结果，则两条指令在并行译码后分别送到U流水

线和V流水线独立执行。

⑸指令译码器和分支目标缓冲器BTB

代码高速缓存、指令预取部件将指令送到指令译码器，分支目标缓冲器（branch target buffer,BTB）则在遇到条件转移指令时用来预测

是否发生转移，并以此为依据来提供预取地址。

⑹浮点处理部件FPU

Pentium内部还含有一个增强型浮点处理部件FPU，在FPU中，采用专用硬件电路实现浮点加、乘、除运算，使其浮点运算速度大为提高。

⑺控制ROM

控制ROM中，含有Pentium的复杂指令对应的微程序，控制部件则通过对指令译码器的译码信息和控制ROM中微程序的解析，控制两条流

水线和FPU的运行。

⑻分段分页部件

分段分页部件用于对存储器实现段/页两级管理。分段部件将程序中提供的逻辑地址转换为线性地址；分页部件则将线性地址转换为物理

地址。