第四章_微机总线技术与总线标准

串行总线 同步 异步
6
计算机系统的四层总线结构
计算机系统
主板 CPU
运算器
控 制 器
寄存器
存储 芯片
I/O 芯片
扩展 接口板
扩展 接口板
①片内总线 单总线形式
其他 计算机 ②片(间)总线 系 统 三总线形式
③系统总线、 (系统)内总线 如ISA、PCI 其他 仪器 系 统 ④外部总线、 (系统)外总线 如并口、串口
请求BR
忙BB
特点：各主控模块共用请求信号线和忙信号线，其优 先级 别 由其在链式允许信号线上的位置决定； 优点：具有较好的灵活性和可扩充性； 缺点：主控模块数目较多时，总线请求响应的速度较慢；
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三线菊花链仲裁原理
任一主控器Ci发出总线请求时，使BR＝1 任一主控器Ci占用总线，使BB＝1，禁止BG输出 主BG控向器后C传i没递发(B请GO求U(TBiR＝i=l0) )，却收到BG(BGINi＝l)，则将 当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG
仲裁线 IN OUT 主设备1
IN OUT 主设备2
IN OUT 主设备3
IN OUT 主设备4
IN OUT 主设备5
总线
32
4.1.3 总线操作与时序
总线操作：计算机系统中，通过总线进行信息交换 的过程称为总线操作
总线周期：总线设备完成一次完整信息交换的时间
读/写存储器周期 读/写IO口周期 DMA周期 中断周期
一般一次读写操作可在一个时钟周期内完成，时钟前、 后沿分别指明总线操作周期的开始和结束
地址、数据及读/写等控制信号可在时钟沿处改变
优点：电路设计简单，总线带宽大，数据传输速 率快
缺点：时钟以最慢速设备为准，高速设备性能将 受到影响
同步时钟
地址信号 数据信号
延时
控制信号 36
异步并行总线时序
BG2 …
BRn BGn BB
C2
…
Cn
BCLK（总线时钟）
各主控器有独立的总线请求BR、总线允许BG，互不影响 总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi
特点：各主控模块有独立的请求信号线和允许信号线，其优
先级别由总线仲裁器内部模块判定；
优点：总线请求响应的速度快；
缺点：扩充性较差；
＝1，如果仲裁器本身也是一个主控器，如微处理器， 则在发出BG之前BB＝0时，它可以占用一个或几个总 线周期 若BGCINi同i端时出满现足了：上本升地沿请。求接(B管R总i=1线)；。BB=0；检测到 Ci接管总线后，BG信号不再后传，即BGOUTi＝0
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并行仲裁
总线
C1
BR1 BG1
总线仲裁器 BR2
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总线的组织形式
组织形式：单总线、双总线，多级总线 单总线
特征：存储器和I/O分时使用同一总线 优点：结构简单，成本低廉，易于扩充 缺点：带宽有限，传输率不高（可能造成物理长
度过长）
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双总线
特征：存储总线+I/O总线 优点：提高了总线带宽和数据传输速率，克服
单总线共享的限制，以及存储/IO访问速度不 一致而对总线的要求也不同的矛盾 缺点：CPU繁忙
AB CB DB
外设
哈佛体系结构 程序
DSP 数据
程序 数据
I/O接口
外设
程序地址 程序读总线 程序/数据写 数据读总线 数据写地址 数据读地址
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典型的控制信号
总线的控制信号
存储器写信号 存储器读信号 I/O写信号 I/O读信号 总线请求信号 总线授予信号 中断请求信号 中断应答信号 时钟信号 复位信号
总线时序是指总线事件的协调方式，以实现可 靠的寻址和数据传送
总线时序类型
同步：所有设备都采用一个统一的时钟信号来协 调收发双方的定时关系
异步：依靠传送双方互相制约的握手(handshake) 信号来实现定时控制
半同步：具有同步总线的高速度和异步总线的适 应性
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同 步特点并行总线时序
系统使用同一时钟信号控制各模块完成数据传输
③已收到数据 （M撤销地址信号）
④完成一次传送 （S撤销数据信号）
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半同步并行总线时序
特点：同时使用主模块的时钟信号和从模块的联络信号 优点：兼有同步总线的速度和异步总线的可靠性与适应性
✓CLK信号 作为快速 设备的同 步时钟信 号
✓Ready 信号可作 为慢速设 备的异步 联络信号
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4.2 总线标准
总线速率=总线时钟频率/总线周期数 总线周期数：总线传送一次数据所需的时钟周期数
有些几个周期才能传输1个数据
总线带宽：总线每秒传输的字节数 同步方式 总线负载能力
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总线宽度
总线宽度：笼统地说，就是总线所设置的通信 线路（线缆）的数目。具体地说，就是总线内 设置用于传送数据的信号线的数目为数据总线 宽度，用于传输地址的信号线的数目为地址总 线宽度，如8位、16位、32位、64位等
计算机系统通常包含不同种类的总线，在不同层次上为 计算机组件之间提供通信通路
采用总线的原因:
非总线结构的N个设备的互联线组数为N*(N-1)/2 非总线结构的M发N收设备间的互联线组数为M*N
采用总线的优势
减少部件间连线的数量 扩展性好，便于构建系统 便于产品更新换代
3
总线要素 线路介质
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总线隔离与驱动
不操作时把功能部件与总线隔离
同一时刻只能有一个部件发送数据到总线上
提供驱动能力
数据发送方必须提供足够的电流以驱动多个部件
提供锁存能力
具有信息缓存和信息分离能力
18Baidu Nhomakorabea
总线电路中常用器件
三态总线驱动器
A 0
B
驱动、隔离
0
单向、双向
8286
A1
B1
A2
B2
A3
B3
A4
PCI总线的频率为33.3MHz，位宽为32位或64位， 总线周期数为1
则PCI总线的带宽为：33.3×32/8=133MB/s 或33.3×64/8=266MB/s
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4.1总.2线仲总裁线(a仲rbi裁tration)也称为总线判决，根据连接到总线
上的各功能模块所承担任务的轻重缓急，预先或动态地赋 予它们不同的使用总线的优先级，当有多个模块同时请求 使用总线时，总线仲裁电路选出当前优先级最高的那个， 并赋予总线控制权 其目的是合理地控制和管理系统中多个主设备的总线请求， 以避免总线冲突 分布式(对等式)仲裁
种类：有线（电缆、光缆）、无线（电磁波） 特性
原始数据传输率 带宽 对噪声的敏感性：内部或外部干扰 对失真的敏感性：信号和传输介质之间的互相作用引起 对衰减的敏感性：信号通过传输介质时的功率损耗
总线协议
电气性能
总线信号：有效电平、传输方向/速率/格式等 总线时序：规定通信双方的联络方式
总线仲裁：规定解决总线冲突的方式 其它：如差错控制等
8282 锁存器 (1、2或3)
地址总线
T
OE
数据总线
8286 收发器
DATA
(1)
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微机系统三总线
＋5V
CPU
MN/MX
INTA
8284 时钟
发生 器
RD
CLK
WR
READY M/IO
RESET
ALE
BHE
A19-A16
地 STB OE
8282 锁存器
A1 ~ A19
CB AB
RR EE SA ED
9
多级总线
特征：高速外设和低速外设分开使用不同的总线 优点：高效，进一步提高系统的传输带宽和数据
传输速率 缺点：复杂
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微机的典型多级总线结构
存储 总线 高速IO 总线
低速IO 总线
11
12
微机系统中的内总线（插板级总线）
13
微机系统中的外总线（通信总线）
14
总线分类
片内总线
非通用总线
4学时
第4章 总线技术与总线标准
1
第4章 总线技术与总线标准（4课时）
4.1 总线技术（掌握）
✓ 总线技术概述 ✓ 总线仲裁 ✓ 总线操作与时序
4.2 总线标准（理解）
✓ 片内AMBA总线 ✓ PCI系统总线 ✓ 异步串行通信总线
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4.1 总线技术
总线是计算机系统中的信息传输通道，由系统中各个部 件所共享。总线的特点在于公用性，总线由多条通信线 路（线缆）组成
数据总线宽度在很大程度上决定了计算机总线 的性能
地址总线的宽度则决定了系统的寻址能力
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总线带宽
总线带宽(bus band width) 表示单位时间内总 线能传送的最大数据量（bps/Bps）
用“总线速率×总线位宽/8=时钟频率×总线位 宽/(8×总线周期数)”表示 总线位宽：数据信号线的数目，同一时刻传输的
特点：系统中可以没有统一的时钟源，模块之间 依靠各种联络（握手）信号进行通信，以确定下 一步的动作
优点：全互锁方式可靠性高，适应性强
缺点：控制复杂，交互的联络过程会影响系统工 作速度
地址信号
主设备 联络信号
从设备 联络信号
数据信号
① ②
③ ④
① 准备好接收 （M发送地址信号）
②已送出数据 （S发送数据信号）
B4
A5
B5
A6
B6
A7
B7
OE
T
19
锁存器
信息缓存（有时也具有驱动能力）
信息分离（地址与数据分离）
DI0
1
20
VCC
STB
DI 1
2
DI2
3
19
DO 0
18
DO1
DI0
DI3
4
17
DO2
DI1 OE
DO0 DO1
直通
保持 高阻
DI 4
5 8282 16
DO 3
DI5
6
15
DO4
DI6
7
14
DO5
30
总线仲裁器
串并行二维仲裁
请求BR 允许BG 忙BB
从下一设备 到下一设备
主模块1 主模块2 主模块3 主模块4 ……
综合了前两种仲裁方式的优点和缺点
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分布式总线仲裁方式
总线上各个设备都有总线仲裁模块 当任何一个设备申请总线，置“总线忙”状态，以阻
止其他设备同时请求
总线请求 总线忙
+5V
总线标准包括：
逻辑规范：逻辑信号电平 时序规范 电气规范 机械规范 通信协议
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4.2片.1上S总O线C的特片点 内总线
简单高效
结构简单：占用较少的逻辑单元 时序简单：提供较高的速度 接口简单：降低IP核连接的复杂性
灵活，具有可复用性
地址/数据宽度可变、互联结构可变、仲裁机制可变
按所处位置 芯片总线（片间总线、元件级总线） （与具体芯
(数据传送范围) 系统内总线（插板级总线）
片有关）
系统外总线（通信总线）
通用标准总线
地址总线
按总线功能
数据总线
控制总线 同步
并行总线 半同步
按数据格式
异步
按时序关系 (握手方式)
串行总线 同步 异步
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三总线
MPU
冯•诺依曼 体系结构
RAM
ROM I/O接口
AD15-AD0 DEN DT/R
AD15
读写
读写
BHE 控制 A0 控制
读写 控制
TY
~
AD0
CSH
CSL
CS
奇地址存 偶地址存 I/O
储体
储体 接口
T
OE 8286
D7 ~ D0
收发器
DB
D15 ~ D8
总线的性能指标
总线时钟频率：总线上的时钟信号频率 总线宽度：数据线、地址线宽度 总线速率：总线每秒所能传输数据的最大次数。
DI7
8
13
DO6
OE
9
12
DO7
GND
10
11
STB
20
微机VCC系统的三总线结构
8284 时钟
RES RDY
GND 等待状态
发生器
MN/MX VCC
CLK READY
IO/M
RESET
INTA
RD
WR
DT/ R DEN CPU
ALE
AD0～AD7 A8～A19
GND
ADDR/DATA
STB OE
多主控制器系统，总线操作周期一般分为四个阶段
总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段
单个主控制器系统，则只需要寻址和传数两个阶段
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总线主控制器的作用
总线系统的资源分配与管理 提供总线定时信号脉冲 负责总线使用权的仲裁 不同总线协议的转换和不同总线间数据传输的
缓冲
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总线时序
数据位数
总线复用；成本、串扰；
时钟频率
总线偏离（skew）、兼容性
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例
CPU的前端总线(FSB)频率为400MHz或800MHz， 总线周期数为1/4(即1个时钟周期传送4次数据)， 位宽为64bit
则FSB的带宽为400×64/(8×1/4)=1.28GB/s 或800×64/(8×1/4)=2.56GB/s
控制逻辑分散在连接于总线上的各个部件或设备中 协议复杂且昂贵，效率高
集中式(主从式)仲裁
采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在CPU中 协议简单而有效，但总体系统性能较低
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菊花链（串行）总线仲裁
总线仲裁器
允许BG 主控 模块1
主控 模块2
……
主控 模块N
功耗低
机械性能 如接口尺寸、形状等
4
总线协议组件
5
总线分类
片内总线
非通用总线
按所处位置 芯片总线（片间总线、元件级总线） （与具体芯
(数据传送范围) 系统内总线（插板级总线）
片有关）
系统外总线（通信总线）
通用标准总线
地址总线
按总线功能
数据总线
控制总线 同步
并行总线 半同步
按数据格式
异步
按时序关系 (握手方式)