数电课程设计报告--洗衣机自动控制电路
数电课程设计 洗衣机定时控制器
数字电子技术课程设计报告题目：洗衣机定时控制器班级：洗衣机定时控制器一、设计任务及要求：1.设计脉冲信号源（秒脉冲）2.至少能显示 1：00—12:593.具备校时功能4.附加特殊功能设计（报时功能）二、方案设计与论证：所谓数字钟，是指利用电子电路构成的计时器。
相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。
在此基础上，还能够实现整点报时的功能。
其中有振荡器，分频器，校时电路，报时电路，计数器，译码器和显示器七部分组成。
振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准方案一：使用 COMS 数字芯片，使用专用时钟芯片，使用十进制计数器，以及使用万用板焊接电路，分模块搭建电路，使用专用电源供电。
优点：计时准确，反应灵敏，思路简单，性能稳定，成功率高，便于调试。
缺点：驱动能力弱，走线复杂，对数电知识的利用并不充分。
方案二：使用 TTL 数字芯片，使用 74LS93 多进制计数器，用 555 定时器自建时钟模块，使用 USB 供电，使用 PCB 制板。
优点：电路驱动能力强，不必考虑输入脚悬空的问题，充分利用了模电、数电的知识，外观漂亮，供电方便。
缺点：整体布局比较麻烦，排查错误比较麻烦，时钟性能一般。
在比较两个方案的优缺点后，选择了第二个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。
通过仿真，原理图设计，PCB 制作，分步骤调试，来解决方案二的不足。
使做出来的效果又好，又能充分利用学过的数电知识。
可以体现数电课设的真正内涵。
我们设计的电子钟，严格按照设计要求，具有整点报时，调时，调分等功能；特别是，我们的调时调分开关，都加上了消抖电路，使用了模拟电路消抖，省去了一些数字芯片，这些都是我们组，区别于其他组的地方。
设计原理及框图定时控制器实际上是一个对标准频率进行计数的计数电路，由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的 1kHZ 时间信号必须做到准确稳定。
数字电路实验 洗衣机程序设计
1数字电路与逻辑设计实验报告题目: 洗衣机控制器设计2一、洗衣机控制器要求设计制作一个全自动洗衣机的控制器：_ 洗衣机的工作步骤为洗衣、漂洗和脱水三个过程，工作时间分别为：洗衣20 秒，漂洗30 秒，脱水15 秒；_ 用一个按键实现洗衣程序的手动选择：A 、单洗涤；B 、单漂洗；C 、单脱水； D 、漂洗和脱水；E 、洗涤、漂洗和脱水全过程；_ 用显示器件显示洗衣机的工作状态（洗衣、漂洗和脱水），并倒计时显示每个 状态的工作时间，全部过程结束后，应提示使用者；_ 用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前 保留的状态；_ 选做：三个过程的时间有多个选项供使用者选择。
_ 选做：可以预约洗衣时间。
_ 选做：自拟其它功能。
二、系统设计基本思想电路由模式选择、计数器、报警模块以及译码驱动电路和数字显示电路等模块组成。
1、模式选择模块五种洗衣模式可供用户选择，模式选择模块将用户的选择信息传递到控制模块。
2、减计数计数器模块计数器洗衣以倒计时模块的方式提示用户当前剩余的洗衣时间，该计数器能读取不同的模值进行计数。
计时单位为一秒钟。
3、译码和数码显示电路译码和数码显示电路是将计时状态直观清晰地反映出来，被人们的视觉器官所接受。
显示器件选用LED 七段数码管。
在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。
4、报警模块当系统运行到“报警”状态时，蜂鸣器将会报警，时间为5 秒。
4、分频器模块设计一个大小合适的分频器使得系统能够正确的实现一秒的计时。
三、总体设计图以及转移图流程图示：3状态选择开始信号输入变量A 为1YESNO进行洗涤变量B 为1YESNO进行漂洗变量C 为1YES进行脱水NO完成洗衣后报警提示完成4总体逻辑设计图：状态转移图示：控制器分频器OSC时间计数器洗涤漂洗脱水译码时间显示ClkClk1Clk2T15 T20 T2Cnt clr 报警Pause状态选择 译码5管脚设计图：WAITA ＝’1’进行洗涤进行漂洗A ＝’0’ B=‘1’B ＝’0’B ＝’1’进行脱水A ＝’0’ B=‘0’C ＝’1’C ＝’0’完成洗衣报警提示仿真情况：6简要说明：本次仿真执行的是第五个状态即洗涤、漂洗和脱水全过程。
洗衣机的简易控制电路设计
2008—2009学年第二学期《数字电子技术课程设计》设计报告专业班级电气07-1姓名学号开课系室电工电子学教学中心设计日期 2009年7月4日～7日洗衣机的简易控制电路设计一、设计任务及要求：洗衣机是家庭常用电器，一般可以有多种工作模式可供选择。
在此要求设计具有两种工作模式的简易洗衣机控制电路，具有复位、模式设置、洗衣时间预置、启动、暂停功能，并能显示洗衣机的工作状态（如洗涤时间倒计时，电动机的正反转、暂停）。
（一）具体要求：1、设置为复位开关S0，开关状态S0＝1时，对系统状态进行复位，计数器清零。
S0＝0时，进入模式选择。
2、设置模式选择开关S1。
开关状态S1＝0时，执行洗衣模式一，控制洗衣机的电机按照图1的规律循环运转；S1＝1执行洗衣模式二，控制洗衣机的电机按照图2规律循环运转。
图1 洗衣模式一图2 洗衣模式二3、洗衣时间预置键K1和K2。
当S1＝0，S2＝0时，预置模式一的洗衣时间；当S1＝1，S2＝0时，预置模式二的洗衣时间。
在时间预置功能下，按一下K1按键洗衣时间增加1分钟（一个洗衣循环），按一下K2按键洗衣时间减少1分钟（一个洗衣循环），预置时间范围为0－9分钟。
4、设置启动开关S2。
洗衣模式设定后，开关状态S2＝1时，按照设定的洗衣模式启动电机运转。
在洗衣过程中分别用3个LED灯来显示电动机的正转、翻转，间歇等状态。
5、设置暂停开关S3。
当开关状态S3＝1时，洗衣暂停，计数器状态、显示均保持，并点亮LED灯显示暂停状态。
S3＝0时正常运转。
（二）输入输出资源说明：1、输入信号：四个控制开关S0、S1、S2、S3（开关拨下时S ＝0，开关拨上时S ＝1），两个按键K1和K2（按下时K=1，松开时K=0）。
2、外部输入脉冲信号时钟源CP （10Hz ），经适当分频后供计数器使用。
3、输出3组显示译码信号（每组7个输出端），分别接到外部的三个七段数码管M1、M2，M3上（共阴极接法）。
数电模拟洗衣机控制设计正转反转停机实现计秒计分功能
要实现数电模拟洗衣机控制，包括正转、反转和停机功能，并且添加计秒和计分功能，可以考虑使用数字逻辑电路和计时器集成电路来完成。
控制设计步骤：1. 逻辑控制电路设计：使用数字逻辑电路设计控制正转、反转和停机的逻辑控制功能。
这可以通过使用触发器、逻辑门等元件组合设计而成。
2. 计时器集成电路应用：使用集成的计时器电路，比如555定时器、计数器等，来实现计秒和计分功能。
这些电路可以用于测量时间并触发相应的控制信号。
3. 状态机设计：设计一个状态机来管理洗衣机的工作状态，根据当前状态和传感器输入确定下一个状态，并触发相应的控制信号。
4. 显示和输出控制：使用数码显示器或LED灯来显示剩余时间（秒和分），以及洗衣机当前的工作状态。
5. 传感器输入：添加传感器来检测洗衣机的转动状态、水位和其他参数，并将这些输入信息送入控制系统中。
6. 安全保护功能：考虑添加安全保护功能，如过载保护、温度监控等，确保洗衣机的安全运行。
需要的器件和模块：-触发器、逻辑门芯片：用于控制正转、反转和停机功能的逻辑控制。
- 555定时器、计数器芯片：用于实现计时功能。
-数码显示器或LED灯：显示剩余时间和工作状态。
-传感器**：用于检测洗衣机的实时状态。
总体设计流程：1. 根据洗衣机的功能需求，设计逻辑控制电路，实现正转、反转和停机功能。
2. 使用计时器电路，设计计时和计分功能。
3. 结合逻辑控制和计时功能，设计状态机和控制逻辑，实现洗衣机的自动控制。
4. 添加显示和输出模块，显示剩余时间和工作状态。
5. 考虑安全保护和故障检测功能，确保洗衣机的稳定运行。
以上是基于数字逻辑电路和计时器集成电路的洗衣机控制设计方案，具体的实施需要根据实际需求和具体的电路设计进行调整和优化。
洗衣机控制电路报告
课程设计课程名称数字电子技术基础课程设计题目名称洗衣机控制电路设计学生学院物理与光电工程学院专业班级电子科学与技术学号学生姓名指导教师2014-05-241一．设计题目1.设计目的 (3)二．设计任务与要求 (3)三．洗衣机控制电路原理 (3)四．单元模块化设计与选择 (4)1.秒脉冲发生器 (4)2.六十进制计数器 (5)①芯片的选择 (5)②六十进制同步加法计数器 (5)③六十进制计数器的进位 (6)3.洗衣机正反转模块 (7)4.定时模块 (8)①芯片介绍 (8)②自锁开关的说明 (8)③实现定时以及减法计数功能 (9)5.七段码译码和显示模块 (10)①七段码译码器 (10)②八段数码管 (11)6.蜂鸣器及结束控制电路 (12)①结束控制（正反转停止） (12)②蜂鸣器驱动电路 (13)7.洗衣机控制电路完整的元件清单： (13)五．总结与心得体会 (14)六．附录 (15)2一．设计题目：洗衣机控制电路设计1、设计目的1.掌握洗衣机控制电路的设计、组装与调试方法。
2. 熟悉数字和模拟集成电路的设计和使用方法。
二．设计任务与要求设计制作一个洗衣机控制器，具有如下功能：1)采用中小规模集成芯片设计洗衣机的控制定时器，控制洗衣机电机作如下运转：2)洗涤电机用两个继电器控制。
3)用两位数码管显示洗涤的预置时间（分钟数），按倒计时方式对洗涤过程作计时显示，直至时间到而停机。
洗涤定时时间在0~10min内用户任意设定。
4)当定时时间到达终点时，一方面使电机停转，同时发出音响信号提醒用户注意。
5)洗涤过程在送入预置时间后即开始运转。
三．洗衣机控制电路原理实现以上功能的洗衣机控制电路原理如图1：图1根据它的任务与要求，我们的得到这样一个简洁明了总体设计思路：3根据这个思路，我们进行了模块化设计，有些模块有不同的方案，我们进行择优选取。
四．单元模块化设计与选择1.秒脉冲发生器555定时器很方便地接成斯密特触发器，，在此基础上改接成多谐振荡器。
具有数字显示的洗衣机控制电路设计
课程设计（2015-2016学年第2学期）课程名称：数字电子技术课程设计学生姓名：范馨艺专业班级：14电信一班学院：信息与电气工程学院学号： 188840020学生成绩：《数字电子与仿真课程设计》任务书适用专业：2014级电子信息设计时间：2周一、课程设计的性质、地位和任务电子技术课程设计是系统地了解数字电路的特点，熟练地掌握数字电路的设计方法和EDA技术工具的使用的实践环节，可为今后学习计算机硬件、EDA技术打下坚实的基础。
数字系统课程设计是电子信息专业二年级所开设的课程设计项目，时间为2周。
通过本课程设计，要求学生独立完成各项任务：设计、调试、仿真及功能验证。
二、课程设计的基本要求1、根据给定的任务，在计算机上完成设计电路、波形及功能仿真。
2、搭接电路，验证其功能的正确性。
3、完成课程设计报告书。
三、课程设计任务一、《具有数字显示的洗衣机控制电路》设计功能框图见下图，控制电路需完成下述功能：1．能够在N分钟内，任意设定洗衣机工作时间，并动态显示剩余时间。
设计具体要求：1．利用EDA工具——MaxplusⅡ的图形输入法，首先完成各底层模块电路的设计，元件自行选择。
2．每个学生在D盘新建文件夹,名为snxd**（**为学号最后两位）；减法计数器文件名为jf_N（N为学号最后两位+30）。
注意：文件名应以字母开头，不能和元件库已有元件同名，如74LS00等。
3．对各模块电路进行仿真、调试，功能正确后形成顶层电路，并进行仿真调试。
8421BCD码洗衣机控制电路报告正文包括：1.各底层模块：包括设计电路、仿真图、封装图、主要管脚和电路功能说明。
2.总体电路：包括设计电路、仿真图、主要管脚和电路功能说明。
3.报告要求打印，A4纸。
设计中注意保存设计成果。
4．最后，对本次课程设计（两部分）写“心得体会与建议”，不少于800字。
1.六十进制加法计数器2.五十进制减法计数器3.环形计数器4.。
洗衣机的简易控制电路设计
2008—2009学年第二学期《数字电子技术课程设计》设计报告专业班级电气07-1姓名学号开课系室电工电子学教学中心设计日期 2009年7月4日～7日洗衣机的简易控制电路设计一、设计任务及要求：洗衣机是家庭常用电器，一般可以有多种工作模式可供选择。
在此要求设计具有两种工作模式的简易洗衣机控制电路，具有复位、模式设置、洗衣时间预置、启动、暂停功能，并能显示洗衣机的工作状态（如洗涤时间倒计时，电动机的正反转、暂停）。
（一）具体要求：1、设置为复位开关S0，开关状态S0＝1时，对系统状态进行复位，计数器清零。
S0＝0时，进入模式选择。
2、设置模式选择开关S1。
开关状态S1＝0时，执行洗衣模式一，控制洗衣机的电机按照图1的规律循环运转；S1＝1执行洗衣模式二，控制洗衣机的电机按照图2规律循环运转。
图1 洗衣模式一图2 洗衣模式二3、洗衣时间预置键K1和K2。
当S1＝0，S2＝0时，预置模式一的洗衣时间；当S1＝1，S2＝0时，预置模式二的洗衣时间。
在时间预置功能下，按一下K1按键洗衣时间增加1分钟（一个洗衣循环），按一下K2按键洗衣时间减少1分钟（一个洗衣循环），预置时间范围为0－9分钟。
4、设置启动开关S2。
洗衣模式设定后，开关状态S2＝1时，按照设定的洗衣模式启动电机运转。
在洗衣过程中分别用3个LED灯来显示电动机的正转、翻转，间歇等状态。
5、设置暂停开关S3。
当开关状态S3＝1时，洗衣暂停，计数器状态、显示均保持，并点亮LED灯显示暂停状态。
S3＝0时正常运转。
（二）输入输出资源说明：1、输入信号：四个控制开关S0、S1、S2、S3（开关拨下时S ＝0，开关拨上时S ＝1），两个按键K1和K2（按下时K=1，松开时K=0）。
2、外部输入脉冲信号时钟源CP （10Hz ），经适当分频后供计数器使用。
3、输出3组显示译码信号（每组7个输出端），分别接到外部的三个七段数码管M1、M2，M3上（共阴极接法）。
数字电路实验洗衣机程序设计
数字电路与逻辑设计实验报告题目:洗衣机控制器设计一、洗衣机控制器要求设计制作一个全自动洗衣机的控制器：_ 洗衣机的工作步骤为洗衣、漂洗和脱水三个过程，工作时间分别为：洗衣20秒，漂洗30 秒，脱水15 秒；_ 用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、漂洗和脱水；E、洗涤、漂洗和脱水全过程；_ 用显示器件显示洗衣机的工作状态（洗衣、漂洗和脱水），并倒计时显示每个状态的工作时间，全部过程结束后，应提示使用者；_ 用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前保留的状态；_ 选做：三个过程的时间有多个选项供使用者选择。
_ 选做：可以预约洗衣时间。
_ 选做：自拟其它功能。
二、系统设计基本思想电路由模式选择、计数器、报警模块以及译码驱动电路和数字显示电路等模块组成。
1、模式选择模块五种洗衣模式可供用户选择，模式选择模块将用户的选择信息传递到控制模块。
2、减计数计数器模块计数器洗衣以倒计时模块的方式提示用户当前剩余的洗衣时间，该计数器能读取不同的模值进行计数。
计时单位为一秒钟。
3、译码和数码显示电路译码和数码显示电路是将计时状态直观清晰地反映出来，被人们的视觉器官所接受。
显示器件选用LED 七段数码管。
在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。
4、报警模块当系统运行到“报警”状态时，蜂鸣器将会报警，时间为5 秒。
4、分频器模块设计一个大小合适的分频器使得系统能够正确的实现一秒的计时。
三、总体设计图以及转移图流程图示：总体逻辑设计图：状态转移图示：管脚设计图：仿真情况：简要说明：本次仿真执行的是第五个状态即洗涤、漂洗和脱水全过程。
通过此仿真可以发现当输出选择模式信号change时，洗衣机模式开始发生变化。
输入第一个change信号的时候进入单洗涤状态，输入第二个change信号进入单漂洗状态，输入第三个change信号进入了单脱水的状态，输入第四个change信号进入了脱水和漂洗的状态，当输入最后一个change信号的时候进入洗涤、漂洗和脱水的全状态。
数字逻辑电路课程设计-全自动洗衣机控制器的设计课案
数字逻辑电路课程设计设计题目全自动洗衣机控制器的设计姓名学号专业班级完成日期目录一、实验目的 (3)二、设计题目与思路 (3)三、总体方案的设计与选择 (4)四、使用元件 (5)五、分析与心得 (5)六、附件一：实验代码 (5)一、实验目的1．进一步掌握数字电路课程所学的理论知识。
2．了解数字电路设计的基本思想和方法，学会科学分析和解决问题。
3．熟悉几种常用集成数字芯片，并掌握其工作原理，进一步学会使用其进行电路设计。
4. 培养认真严谨的工作作风和实事求是的工作态度。
二、设计题目与思路本次数字电路课程设计我选择的题目是“全自动洗衣机控制器”。
这个系统的主要功能是：1．设计一个全自动洗衣机控制器电路，实现对洗衣机的全自动控制。
根据全自动洗衣机的控制原理设计一个控制电路，使之能够控制全自动洗衣机完成整个工作过程。
洗衣机工作过程如下：当按下复位按钮时，洗衣机上电，控制电路复位到初始状态（默认水位为“中”）；使用者可根据衣服的多少，按下水位控制按钮，改变水位设置，以控制上水时加水的多少；当按下启动/暂停按钮时，洗衣机开始洗衣的第一个操作：进水阀门打开，开始上水，并根据水位设置（高、中、低、少）历时不同的时间timeadd（8s、7s、6s、5s）；然后进水阀门关闭，电机开始运转，开始洗衣过程，并历时9s；然后电机停止运转，排水阀门打开，开始排水，并根据水位设置（高、中、低、少）历时不同的时间timedrain（7s、6s、5s、4s）；然后排水阀门关闭，进水阀门打开，开始第二次上水，并历时timeadd……当甩干结束后，整个洗衣过程完成，扬声器发出持续15秒的急促的“嘀嘀”音，提示用户洗衣结束。
洗衣机工作过程简记如下：空闲（idle）→第一次加水（water1）7s→洗衣（wash）9s→第一次排水（drain1）6s→第二次加水（water2）7s→漂洗（rinse）9s→第二次排水（drain2）6s→甩干（dry）5s→蜂鸣15s2、控制器只要送出对应的控制信号就可以了。
洗衣机自动控制电路设计与实现
武汉理工大学《数字电子技术基础》课程设计课程设计任务书学生姓名：杜炳谦专业班级：通信1006指导教师：付琴工作单位：信息工程学院题目:洗衣机自动控制电路设计与实现初始条件：通过学到的知识，利用定时器、数码管、LED等数字电路器实现系统设计。
要求完成的主要任务 :1.电路原理说明以及原理图的设计2.设计电路的仿真，并给出仿真结果及分析3.设计报告的撰写时间安排：序号阶段内容所需时间1选题，原理方案设计 1 天2电路原理图、电路的仿真 2 天3撰写报告 1 天4答辩 1 天合计 5 天指导教师签名：2012年6月7日系主任（或责任教师）签名：2012年6月7日目录目录 (I)摘要 (I)Abstract......................................................................................................................................................................................................................... I I1.引言 (1)2.设计要求和实现的功能 (2)3.设计原理与方案 (3)3.1 方案选择 (4)4.单元电路的设计 (5)4.1 秒脉冲发生器 (5)4.2 分秒计数器 (6)4.3控制电路部分 (10)4.4 循环电路 (11)4.5 总电路图 (13)5.电路仿真结果 (14)5.1 秒脉冲发生器 (14)5.2 显示电路仿真结果 (15)6 心得体会 (19)参考文献 (19)附录 (21)摘要本次课程设计我利用定时器、数码管、LED 等数字电路器件设计实现洗衣机功能。
设计时考虑了很多种情况，根据实际操作性和我的个人的能力选择了一种。
这个方案总共使用了一些 LED ， 74 系列芯片如 74LS192 和 74LS138 以及电阻电容若干， NE555 定时器等完成了洗衣机的功能实现。
数电课设 简易洗衣机控制电路.
课程设计任务书学生姓名： 专业班级： 信息sy1101 指导教师： 工作单位： 信息工程学院 题 目: 简易洗衣机控制电路的设计与实现 初始条件：zzzzzzz本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等，也可以使用单片机系统构建多功能数字钟。
用数码管显示定时时间。
要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周。
2、技术要求：1）设计一个电子定时器，控制洗衣机按如下洗涤模式进行工作：2）当定时时间达到终点时，一方面使电机停机，同时用指示灯提醒用户。
3）用两位数码管显示洗涤的预置时间（以分钟为单位），按倒计时方式对洗涤过程作计时显示，直到时间到而停机。
4）用三只LED 灯表示“正转”、“反转”和“暂停”3个状态。
5）确定设计方案，按功能模块的划分选择元、器件和集成电路，设计分电路，阐述基本原理。
画出电路原理图。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：1、 2013 年 5 月 16 日，布置作课设具体实施计划与课程设计报告格式的要求说明。
2、 2013 年 6 月 25 日至 2013 年 6 月 28 日，方案选择和电路设计。
3、 2013 年 6 月 29 日至 2013 年 7 月 3 日，电路调试和设计说明书撰写。
4、 2013 年 7 月 5 日，上交课程设计成果及报告，同时进行答辩。
指导教师签名： 年 月 日停机目录摘要 (1)Abstract (2)1.概述 (3)1.1设计任务和要求 (3)1.2设计的总体思路 (3)2.总体方案及原理框图 (4)2.1方案提出 (4)2.2方案分析 (5)3.单元电路设计与参数的计算 (6)3.1 秒脉冲发生器 (6)3.2 分秒计时器 (7)3.3 数码显示器 (9)3.4电机控制电路 (10)3.5 报警电路 (13)4、总体电路 (17)5. 心得体会 (19)附录一参考文献 (20)附录二元件清单 (21)附录三实物图 (22)摘要现代生活人民生活水平越来越高，家家户户几乎都有一台洗衣机,随着时代的发展,洗衣机也在不停革新、发展。
洗衣机自动控制电路 数字逻辑课程设计
《数字逻辑》课程设计报告题目：洗衣机自动控制电路目录1 设计任务书2 总体方案设计2.1 功能和逻辑需求分析2.2 总体方案设计3 单元模块设计3.1分倒数单元电路设计3.2 秒倒数单元电路设计3.4 计数器单元电路设计3.2 状态译码器单元电路设计3.5总体电路设计（画出总体电路图）4 电路调试与测试4.1分倒数单元模块4.2秒倒数单元模块4.3计数器单元模块4.4状态译码器单元模块4.5全部器件5 总结1 设计任务书洗衣机自动控制电路为洗衣机设计一控制电路，当洗衣机控制开关打开后，电动机先正转20S，然后暂停10S，随后反转20S，再然后暂停10S；如果定时时间没到，则开始循环，若定时时间到，则停机断电。
定时时间设定范围为0～60分，显示分秒的倒计时。
用LED指示灯表示电机的正转、反转和暂停状态。
2 总体方案设计（1）、计时器：由两片芯片来分别完成分、秒的倒计时功能，分芯片提供预置功能，两片芯片的模均为60.（2）、计数器：通过计数来完成输出洗衣机四种状态（正转 > 暂停 > 反转 > 暂停 > 正转）的切换（3）、状态译码器：将输入的四种状态转换为三种状态（正转、暂停、反转）（4）、所有芯片都使用每秒一脉冲的统一脉冲，实现同步。
2.1 功能和逻辑需求分析1）、计时器：①由于平常用的基础器件无法简单做到倒数功能，所以决定用GAL器件，通过编写ABEL-HEL并在GAL器件上实现。
②计数器的分和秒分别需要8位输出（4位作为十位，另外4位作为个位，每4位二进制数在数码管上显示为一个十进制的数。
）③所以计数器的分和秒必须分为两个GAL器件，但同时秒需要有一个退位输出信号，分需要一个抑制秒继续倒数的输出信号，所以每个芯片需要9个输出端。
④总结：计数器需要两个GAL22v10分别实现分和秒的倒数。
2）、按周期显示正、反灯和暂停灯：①该功能仍然需要GAL器件来实现，首先需要内部能自己计数，电动机先正转20S，然后暂停10S，随后反转20S，再然后暂停10S，按20+10+20+10=60秒为一周期，所以需要6个输出来计数（作为内部计数，可以不必显示）。
数电洗衣机时控电路课程设计报告
电子技术课程设计报告设计题目：洗衣机时控电路院（部）：专业班级：学生姓名:学号:指导教师:目录洗衣机控制电路 (1)一、绪论 (1)1.1设计任务 (1)1.2 要求 (1)二、洗衣机控制电路分析 (2)2.1电路工作总体框图 (2)2.2六十进制秒计数器和一百进制分计数器 (3)2.3预置时间 (7)2.4循环电路 (8)三、总电路 (11)3.1正转仿真 (11)3.2反转仿真 (12)3.3停止仿真 (13)四、结束语与心得体会 (14)参考文献 (15)洗衣机控制电路摘要：本设计是基于数字电路定时器的洗衣机简易控制电路，着眼于目前普遍应用在洗衣机控制系统上的正反转动，设计了一个普通洗衣机的主要控制电路，定时器，它按照一定的洗涤程序控制电机做正向和反向转动，并且运用数码管来显示预置时间和洗涤剩余时间。
运用仿真电路实现其运转功能。
关键词：洗衣机数字电路proteus 仿真电路设计一、绪论1.1设计任务开始前我们通过控制三向开关来对其运行时间进行预置即洗涤时间设置，开始运转后，洗涤时间显示进行减计数功能，当秒计数器的个位减为零时就向十位借数，十位减一（分计时器同理），而在同时通过并行输出寄存器稳定输出秒十位数据，再经过门电路来控制洗衣机运行状态的显示灯，当设置的洗涤时间到后，显示器显示清零。
运转状态：定时转动→正转→暂停→反转→暂停→停止↑↓——定时未到———1.2 要求首先设计让倒计时显示器按规律运行的电路，再通过倒计时电路的信号来控制交通灯按4 种状态循环变换。
电源电路采用9V 变压器、整流桥和稳压管，使220V 的交流电转换为5V 的直流电。
4Hz 方波脉冲由555 定时器产生，再由74LS193 实现4 分频，最终输出1Hz 的脉冲信号；用两块74LS193 实现倒计时，一块显示十位，一块显示个位，用2 个D 触发器74HC74实现30s，20s，5s 时间的转换；利用倒计时电路控制4 个状态。
FGPD洗衣机控制电路_数电实验
2010—2011学年第二学期《数字电子技术课程设计》报告课题：简易洗衣机控制电路专业班级：姓名：学号：设计日期：目录一、设计任务及要求-------------------------------------------------------------------------------2（一）具体要求--------------------------------------------------------------------------------2 （二）输入输出资源说明--------------------------------------------------------------------2二、设计原理与方案--------------------------------------------------------------------------------4（一）顶层设计方案---------------------------------------------------------------------------4 （二）分频器设计方案------------------------------------------------------------------------5 （三）计时器（倒计时）设计方案---------------------------------------------------------5 （四）显示器设计方案------------------------------------------------------------------------5 （五）暂停设计方案---------------------------------------------------------------------------5三、电路设计、仿真与实现-----------------------------------------------------------------------6（一）顶层的设计实现------------------------------------------------------------------------6（二）分频器的设计实现---------------------------------------------------------------------8 （三）计数器（倒计时）的设计实现-----------------------------------------------------10 （四）显示器设计实现-----------------------------------------------------------------------15 （五）暂停设计实现--------------------------------------------------------------------------17 （六）Fit Design 结果------------------------------------------------------------------------18四、分析与讨论-------------------------------------------------------------------------------------18一、设计任务及要求：洗衣机是家庭常用电器，一般可以有多种工作模式可供选择。
数字电路课程设计洗衣机
总体方案分析及选择:洗衣机电路包含有总的控制模块,洗涤控制模块,洗涤记时模块,电动机控制模块以及LCD 液晶板的动态显示模块.经过分析后,我们把前四个模块进行组合,把他们合成一个模块即:总控制模块.他们之间的逻辑联结关系，是对数电课程的一个很好总结，也是自己对新知识（LCD 液晶板的动态显示）学习理解运用能力的一个很好的提升机会。
基本功能要求:1要求设计制作一个普通功能洗衣机控制电路,使之能控制洗衣机的进水阀,排水阀,洗涤程序电机,甩干驱动装置等按预定程序工作.总体过程包括:进水浸泡洗涤排水甩干五个过程.进水从电路启动开始.其中浸泡可供选择,洗涤时间可以预置,洗涤结束时发出铃声进行提示并自动切断电源.发生故障如:缺水或进水超时排水超时甩干碰桶等时也可自动切断电源!2用中小规模集成电路芯片或CPLD/FPGA设计符合上述任务要求的电路,并制作出能实际运行的装置.3安装并调试电路,测试各部分电路功能或模型.4演示并交验硬件装置.下载实现图:局部功能模块总控模块:该模块实现了对洗衣机整个运行过程的控制,打开电源后由模块内部进行控制,按洗涤过程工致洗衣机的运转.同时在输入端还给了报警输入,当发生故障时洗衣机自动短电.复位端可以让洗衣机进入初始状态.在输入端还有10个总线输入可以人为进行置数,从而控制各个过程的时间长短.当给甩干时间一个时间,其他都置为0可以让洗衣机只进行甩干操作.VHDL文件:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity xiyiji isport(clk0, clk1, rst, alarm: in std_logic;-----clk0:控制开关脉冲.clk1:记时开关脉冲.Rst:复位端.alarm:报警输入端.------- water_inh, water_inl, im_th, im_tl, wash_th: in std_logic_vector(3 downto0);wash_tl, water_outh, water_outl, dry_th, dry_tl: in std_logic_vector(3 downto 0); -----进水,浸泡,洗涤,出水,甩干置数端高位和低位输入端-----------water_in, water_out, immersion, dry, z1, z2, voice, poweroff: out std_logic; -----进水,出水,浸泡,甩干,洗涤,响铃,断电输出端-------display_th, display_tl: out std_logic_vector(3 downto 0)-------------------输出时间显示高位低位输出端-------------);end entity xiyiji;architecture behave of xiyiji issignal js, js_ten : std_logic;signal im, im_ten : std_logic;signal wa, wa_ten : std_logic;signal wa1, wa2, pwf: std_logic;signal cs, cs_ten : std_logic;signal dr, dr_ten : std_logic;signal xl, xl_ten : std_logic;signal js_dh, js_dl: std_logic_vector(3 downto 0);signal im_dh, im_dl: std_logic_vector(3 downto 0);signal wa_dh, wa_dl: std_logic_vector(3 downto 0);signal cs_dh, cs_dl: std_logic_vector(3 downto 0);signal dr_dh, dr_dl: std_logic_vector(3 downto 0);signal xl_dh, xl_dl: std_logic_vector(3 downto 0);signal dis_th,dis_tl: std_logic_vector(3 downto 0);begin-----------------------控制:控制器件实现洗衣机的功能:进水->浸泡->洗涤->出水->甩干->响铃->断电---------------control:process(clk0, rst,alarm)variable n: integer;beginif alarm = '1' thenpwf <= '1';elseif rst = '1' thenn := 0;im_ten <= '0';js_ten <= '0';wa_ten <= '0';cs_ten <= '0';dr_ten <= '0';xl_ten <= '0';pwf <= '0';elsif clk0 = '1' and clk0 'event thenif n = 0 thenif water_inh = "0000"and water_inl = "0000"thenn := 1;elsejs_ten <= '1';if js = '1' thenn := 1;end if;end if;elsif js = '0' and n = 1 thenif im_th = "0000"and im_tl = "0000"thenn := 2;elseim_ten <= '1';if im = '1' thenn := 2;end if;end if;elsif im = '0' and n = 2 thenif wash_th = "0000"and wash_tl = "0000"thenn := 3;elsewa_ten <= '1';if wa = '1' thenn := 3;end if;end if;elsif wa = '0' and n = 3 thenif water_outh = "0000"and water_outl = "0000"thenn := 4;elsecs_ten <= '1';if cs = '1' thenn := 4;end if;end if;elsif cs = '0' and n = 4 thenif dry_th = "0000"and dry_tl = "0000"thenn := 5;elsedr_ten <= '1';if dr = '1' thenn := 5;end if;end if;elsif dr = '0' and n = 5 thenxl_ten <= '1';if xl = '1' thenn := 6;end if;elsif xl = '0' and n = 6 thenpwf <= '1';end if;end if;end if;end process;-----------------------------记时----------------------------- ------------------进水记时--------------------------js_jishiqi:process(clk1, js_ten)beginif js_ten = '0' thenjs_dh <= water_inh;js_dl <= water_inl;js <= '0';elsif clk1 = '1' and clk1 'event thenif js_dh = "0000"and js_dl = "0000"thenjs <= '0';elsejs <= '1';if js_dl = "0000"thenjs_dl <= "1001";js_dh <= js_dh - 1;elsejs_dl <= js_dl - 1;end if;end if;end if;end process;-------------浸泡记时-----------------------im_jishiqi:process(clk1, im_ten)beginif im_ten = '0' thenim_dh <= im_th;im_dl <= im_tl;im <= '0';elsif clk1 = '1' and clk1 'event thenif im_dh = "0000"and im_dl = "0000"then im <= '0';elseim <= '1';if im_dl = "0000"thenim_dl <= "1001";im_dh <= im_dh - 1;elseim_dl <= im_dl - 1;end if;end if;end if;end process;-----------------洗涤记时---------------------- wa_jishiqi:process(clk1, wa_ten)variable m: integer;beginif wa_ten = '0' thenwa_dh <= wash_th;wa_dl <= wash_tl;wa <= '0';wa1 <= '0';wa2 <= '0';m := 0;elsif clk1 = '1' and clk1 'event thenif wa_dh = "0000"and wa_dl = "0000"then wa <= '0';elsewa <= '1';if m = 0 thenwa1 <= '1';wa2 <= '1';elsif m = 10 thenwa1 <= '0';wa2 <= '1';elsif m = 13 thenwa1 <= '1';wa2 <= '0';elsif m = 23 thenwa1 <= '0';wa2 <= '0';elsif m = 26 thenm := 0;end if;m := m + 1;if wa_dl = "0000"thenwa_dl <= "1001";wa_dh <= wa_dh - 1;elsewa_dl <= wa_dl - 1;end if;end if;end if;end process;--------------出水记时--------------------------- cs_jishiqi:process(clk1, cs_ten)beginif cs_ten = '0' thencs_dh <= water_outh;cs_dl <= water_outl;cs <= '0';elsif clk1 = '1' and clk1 'event thenif cs_dh = "0000"and cs_dl = "0000"then cs <= '0';elsecs <= '1';if cs_dl = "0000"thencs_dl <= "1001";cs_dh <= cs_dh - 1;elsecs_dl <= cs_dl - 1;end if;end if;end if;end process;--------------甩干记时-----------------------dr_jishiqi:process(clk1, dr_ten)beginif dr_ten = '0' thendr_dh <= dry_th;dr_dl <= dry_tl;dr <= '0';elsif clk1 = '1' and clk1 'event thenif dr_dh = "0000"and dr_dl = "0000"then dr <= '0';elsedr <= '1';if dr_dl = "0000"thendr_dl <= "1001";dr_dh <= dr_dh - 1;elsedr_dl <= dr_dl - 1;end if;end if;end if;end process;------------------响铃记时---------------------- xl_jishiqi:process(clk1, xl_ten)beginif xl_ten = '0' thenxl_dh <= "0010";xl_dl <= "0000";xl <= '0';elsif clk1 = '1' and clk1 'event thenif xl_dh = "0000"and xl_dl = "0000"then xl <= '0';elsexl <= '1';if xl_dl = "0000"thenxl_dl <= "1001";xl_dh <= xl_dh - 1;elsexl_dl <= xl_dl - 1;end if;end if;end if;end process;----------------------------显示时间--------------------------xianshishijian: process(clk1, js_ten, im_ten, wa_ten)beginif js_ten = '1' and im_ten = '0' and wa_ten = '0' and cs_ten = '0' and dr_ten = '0' and xl_ten = '0' thenif clk1 = '1' and clk1 'event thendis_th <= js_dh;dis_tl <= js_dl;end if;elsif im_ten= '1' and wa_ten= '0' and cs_ten= '0' and dr_ten= '0' and xl_ten = '0' thenif clk1 = '1' and clk1 'event thendis_th <= im_dh;dis_tl <= im_dl;end if;elsif wa_ten = '1' and cs_ten = '0' and dr_ten = '0' and xl_ten = '0' then if clk1 = '1' and clk1 'event thendis_th <= wa_dh;dis_tl <= wa_dl;end if;elsif cs_ten = '1' and dr_ten = '0' and xl_ten = '0' thenif clk1 = '1' and clk1 'event thendis_th <= cs_dh;dis_tl <= cs_dl;end if;elsif dr_ten = '1' and xl_ten = '0' thenif clk1 = '1' and clk1 'event thendis_th <= dr_dh;dis_tl <= dr_dl;end if;elsif xl_ten = '1' thenif clk1 = '1' and clk1 'event thendis_th <= xl_dh;dis_tl <= xl_dl;end if;end if;end process;----------------------------输出-----------------------------output:process(dis_th, dis_tl, im, js, cs, dr, wa1, wa2, xl, pwf)begindisplay_th <= dis_th;display_tl <= dis_tl;immersion <= im;water_in <= js;water_out <= cs;dry <= dr;z1 <= wa1;z2 <= wa2;voice <= xl;poweroff <= pwf;end process;end behave;测试文件:-------------------------------------------------------------- VHDL Testbench for xiyiji-- 2009 9 25 11 16 3-- Created by "EditVHDL"-- "Copyright (c) 2002 Altium Limited"------------------------------------------------------------Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_textio.all;Use STD.textio.all;------------------------------------------------------------------------------------------------------------------------entity Testxiyiji isend Testxiyiji;------------------------------------------------------------------------------------------------------------------------architecture stimulus of Testxiyiji isfile RESULTS: TEXT open WRITE_MODE is"results.txt";procedure WRITE_RESULTS(alarm: std_logic;clk0: std_logic;clk1: std_logic;display_th: std_logic_vector(3 downto 0);display_tl: std_logic_vector(3 downto 0);dry: std_logic;dry_th: std_logic_vector(3 downto 0);dry_tl: std_logic_vector(3 downto 0);im_th: std_logic_vector(3 downto 0);im_tl: std_logic_vector(3 downto 0);immersion: std_logic;poweroff: std_logic;rst: std_logic;voice: std_logic;wash_th: std_logic_vector(3 downto 0);wash_tl: std_logic_vector(3 downto 0);water_in: std_logic;water_inh: std_logic_vector(3 downto 0);water_inl: std_logic_vector(3 downto 0);water_out: std_logic;water_outh: std_logic_vector(3 downto 0);water_outl: std_logic_vector(3 downto 0);z1: std_logic;z2: std_logic) isvariable l_out : line;beginwrite(l_out, now, right, 15);write(l_out, alarm, right, 2);write(l_out, clk0, right, 2);write(l_out, clk1, right, 2);write(l_out, display_th, right, 5);write(l_out, display_tl, right, 5);write(l_out, dry, right, 2);write(l_out, dry_th, right, 5);write(l_out, dry_tl, right, 5);write(l_out, im_th, right, 5);write(l_out, im_tl, right, 5);write(l_out, immersion, right, 2);write(l_out, poweroff, right, 2);write(l_out, rst, right, 2);write(l_out, voice, right, 2);write(l_out, wash_th, right, 5);write(l_out, wash_tl, right, 5);write(l_out, water_in, right, 2);write(l_out, water_inh, right, 5);write(l_out, water_inl, right, 5);write(l_out, water_out, right, 2);write(l_out, water_outh, right, 5);write(l_out, water_outl, right, 5);write(l_out, z1, right, 2);write(l_out, z2, right, 2);writeline(RESULTS, l_out);end procedure;component xiyijiport (alarm: in std_logic;clk0: in std_logic;clk1: in std_logic;display_th: out std_logic_vector(3 downto 0);display_tl: out std_logic_vector(3 downto 0);dry: out std_logic;dry_th: in std_logic_vector(3 downto 0);dry_tl: in std_logic_vector(3 downto 0);im_th: in std_logic_vector(3 downto 0);im_tl: in std_logic_vector(3 downto 0);immersion: out std_logic;poweroff: out std_logic;rst: in std_logic;voice: out std_logic;wash_th: in std_logic_vector(3 downto 0);wash_tl: in std_logic_vector(3 downto 0);water_in: out std_logic;water_inh: in std_logic_vector(3 downto 0);water_inl: in std_logic_vector(3 downto 0);water_out: out std_logic;water_outh: in std_logic_vector(3 downto 0);water_outl: in std_logic_vector(3 downto 0);z1: out std_logic;z2: out std_logic);end component;signal alarm: std_logic;signal clk0: std_logic;signal clk1: std_logic;signal display_th: std_logic_vector(3 downto 0);signal display_tl: std_logic_vector(3 downto 0);signal dry: std_logic;signal dry_th: std_logic_vector(3 downto 0);signal dry_tl: std_logic_vector(3 downto 0);signal im_th: std_logic_vector(3 downto 0);signal im_tl: std_logic_vector(3 downto 0);signal immersion: std_logic;signal poweroff: std_logic;signal rst: std_logic;signal voice: std_logic;signal wash_th: std_logic_vector(3 downto 0);signal wash_tl: std_logic_vector(3 downto 0);signal water_in: std_logic;signal water_inh: std_logic_vector(3 downto 0);signal water_inl: std_logic_vector(3 downto 0);signal water_out: std_logic;signal water_outh: std_logic_vector(3 downto 0);signal water_outl: std_logic_vector(3 downto 0);signal z1: std_logic;signal z2: std_logic;beginDUT:xiyiji port map (alarm => alarm,clk0 => clk0,clk1 => clk1,display_th => display_th,display_tl => display_tl,dry => dry,dry_th => dry_th,dry_tl => dry_tl,im_th => im_th,im_tl => im_tl,immersion => immersion,poweroff => poweroff,rst => rst,voice => voice,wash_th => wash_th,wash_tl => wash_tl,water_in => water_in,water_inh => water_inh,water_inl => water_inl,water_out => water_out,water_outh => water_outh,water_outl => water_outl,z1 => z1,);STIMULUS0:processbeginalarm <= '0';dry_th <= "1000";dry_tl<= "0000";im_th <= "0000";im_tl <= "0000";wash_th <= "0000";wash_tl <= "0000";water_inh <= "0000";water_inl <= "0000";water_outh <= "0000";water_outl <= "0000";rst <= '1';wait for 10ns;rst <= '0';wait for 1000ns;alarm <= '1';wait;end process;processbeginclk0 <= '1';clk1 <= '1';wait for 1ns;clk0 <= '0';clk1 <= '0';wait for 1ns;end process;WRITE_RESULTS(alarm,clk0,clk1,display_th,display_tl,dry,dry_th,dry_tl,im_th,im_tl,immersion,poweroff,rst,voice,wash_th,wash_tl,water_in,water_inh,water_inl,water_outh,water_outl,z1,z2);end architecture; 波形图:显示模块:此模块实现将由控制器件产生的时间显示的BCD码与地址选择信号同步的转化成可供LCD显示的ASCII码并同时显示字母WELCOME的功能!VHDL文件:LIBRARY IEEE;USE IEEE.std_Logic_1164.ALL;ENTITY OUTPUT ISPORT(R, CP, BUSY :IN Std_Logic;-----使能输入端,脉冲输入端,输入信号忙输入端--------LINE_OUT,STROBE,RST:OUT STD_LOGIC;------行选择输出端,输入数据使能输出端,复位输出端--- TIME_IN :IN STD_LOGIC_VECTOR(7 DOWNTO 0);--------输入时间-----------ADDR_OUT :OUT Std_Logic_Vector( 3DOWNTO 0);--------地址输出端----------DATA_OUT : OUT Std_Logic_Vector(7 DOWNTO 0));-----数据输出端---------END OUTPUT;ARCHITECTURE XS OF OUTPUT ISTYPE State_type IS(S0,S1,S2,S3,S4);SIGNAL S :State_Type;SIGNAL LCDPT:INTEGER RANGE 0 TO 9;BEGINPROCESS(CP,R)BEGINIF R='1' THENS<=S0;LCDPT<=0;RST<='1';ELSIF CP='1' AND CP 'EVENT THENCASE S ISWHEN S0=> S<=S1;LCDPT<=0;RST<='1';WHEN S1=> RST<='0';STROBE<='0';IF BUSY='0' THENLCDPT<=LCDPT+1;IF LCDPT=8 THENS<=S3;ELSES<=S2;END IF;END IF;WHEN S2=> S<=S1;STROBE<='1';WHEN S3=> STROBE<='0';IF BUSY='0' THENIF LCDPT=9 THENLCDPT<=8;LCDPT<=LCDPT+1;END IF;S<=S4;END IF;WHEN S4=> STROBE<='1';S<=S3;WHEN OTHERS=> NULL;END CASE;END IF;END PROCESS;PROCESS (LCDPT)BEGINCASE LCDPT ISWHEN 0 => NULL;WHEN 1 => DATA_OUT<="01010111" ; ADDR_OUT<="0011"; LINE_OUT<='0';WHEN 2 => DATA_OUT<="01000101" ; ADDR_OUT<="0100"; LINE_OUT<='0';WHEN 3 => DATA_OUT<="01001100" ; ADDR_OUT<="0101"; LINE_OUT<='0';WHEN 4 => DATA_OUT<="01000011" ; ADDR_OUT<="0110"; LINE_OUT<='0';WHEN 5 => DATA_OUT<="01001111" ; ADDR_OUT<="0111"; LINE_OUT<='0';WHEN 6 => DATA_OUT<="01001101" ; ADDR_OUT<="1000"; LINE_OUT<='0';WHEN 7 => DATA_OUT<="01000101" ; ADDR_OUT<="1001"; LINE_OUT<='0';WHEN 8 => DATA_OUT<="0011"&TIME_IN(7 DOWNTO4);ADDR_OUT<="0101";LINE_OUT<='1';WHEN 9 => DATA_OUT<="0011"&TIME_IN(3 DOWNTO0);ADDR_OUT<="0110";LINE_OUT<='1';END CASE;END PROCESS;END ARCHITECTURE;-------1,2,3,4,5,6,7输入字母WELCOME,8,9输入时间变化----------TEST文件:-- VHDL Testbench for output-- 2009 9 23 16 13 33-- Created by "EditVHDL"-- "Copyright (c) 2002 Altium Limited"------------------------------------------------------------Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_textio.all;Use STD.textio.all;------------------------------------------------------------------------------------------------------------------------entity Testoutput isend Testoutput;------------------------------------------------------------------------------------------------------------------------architecture stimulus of Testoutput isfile RESULTS: TEXT open WRITE_MODE is"results.txt";procedure WRITE_RESULTS(ADDR_OUT: std_logic_vector(3 downto 0);CP: std_logic;DATA_OUT: std_logic_vector(7 downto 0);LINE_OUT: std_logic;Reset: std_logic;RST: std_logic;STROBE: std_logic) isvariable l_out : line;beginwrite(l_out, now, right, 15);write(l_out, ADDR_OUT, right, 5);write(l_out, BUSY, right, 2);write(l_out, CP, right, 2);write(l_out, DATA_OUT, right, 9);write(l_out, LINE_OUT, right, 2);write(l_out, Reset, right, 2);write(l_out, RST, right, 2);write(l_out, STROBE, right, 2);writeline(RESULTS, l_out);end procedure;component outputport (ADDR_OUT: out std_logic_vector(3 downto 0);BUSY: in std_logic;CP: in std_logic;DATA_OUT: out std_logic_vector(7 downto 0);LINE_OUT: out std_logic;Reset: in std_logic;RST: out std_logic;STROBE: out std_logic);end component;signal ADDR_OUT: std_logic_vector(3 downto 0);signal BUSY: std_logic;signal CP: std_logic;signal DATA_OUT: std_logic_vector(7 downto 0);signal LINE_OUT: std_logic;signal Reset: std_logic;signal RST: std_logic;signal STROBE: std_logic;beginDUT:output port map (ADDR_OUT => ADDR_OUT,BUSY => BUSY,CP => CP,DATA_OUT => DATA_OUT,LINE_OUT => LINE_OUT,Reset => Reset,RST => RST,STROBE => STROBE);STIMULUS0:processbeginRESET<='1';BUSY <= '0';WAIT FOR 2NS;RESET<='0';WAIT FOR 100NS ;RESET <= '1';WAIT FOR 100NS;wait;end process;PROCESSBEGINCP<='0';WAIT FOR 1NS ;CP<='1';WAIT FOR 1NS;END PROCESS;WRITE_RESULTS(ADDR_OUT,BUSY,CP,DATA_OUT,LINE_OUT,Reset,RST,STROBE);end architecture; 波形图:模块运用了器件库里的LCD显示器件:1、模块运用AD6现有资源，由晶振产生的10MHZ的基准时钟和分频器CDIV可将基准时钟分频，即后续模块所需要的不同频率脉冲及LCD(CLK0)控制器时钟.心得体会本次课程设计是一个很好的锻炼机会。
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矿产资源开发利用方案编写内容要求及审查大纲
矿产资源开发利用方案编写内容要求及《矿产资源开发利用方案》审查大纲一、概述
㈠矿区位置、隶属关系和企业性质。
如为改扩建矿山, 应说明矿山现状、
特点及存在的主要问题。
㈡编制依据
(1简述项目前期工作进展情况及与有关方面对项目的意向性协议情况。
(2 列出开发利用方案编制所依据的主要基础性资料的名称。
如经储量管理部门认定的矿区地质勘探报告、选矿试验报告、加工利用试验报告、工程地质初评资料、矿区水文资料和供水资料等。
对改、扩建矿山应有生产实际资料, 如矿山总平面现状图、矿床开拓系统图、采场现状图和主要采选设备清单等。
二、矿产品需求现状和预测
㈠该矿产在国内需求情况和市场供应情况
1、矿产品现状及加工利用趋向。
2、国内近、远期的需求量及主要销向预测。
㈡产品价格分析
1、国内矿产品价格现状。
2、矿产品价格稳定性及变化趋势。
三、矿产资源概况
㈠矿区总体概况
1、矿区总体规划情况。
2、矿区矿产资源概况。
3、该设计与矿区总体开发的关系。
㈡该设计项目的资源概况
1、矿床地质及构造特征。
2、矿床开采技术条件及水文地质条件。