基于FPGA的双通道简易可存储示波器设计

基于FPGA的双通道简易可存储示波器设计

摘要：本文介绍了一种基于FPGA的采样速度60Mbit/s的双通道简易数字示波器

设计，能够实现量程和采样频率的自动调整、数据缓存、显示以及与计算机之间的数据传输。

关键词：数据采集；数字示波器；FPGA

引言

传统的示波器虽然功能齐全，但是体积大、重量重、成本高、等一系列问题使应用受到了限制。有鉴于此，便携式数字存储采集器就应运而生，它采用了LCD显示、高速A/D采集与转换、ASIC芯片等新技术，具有很强的实用性和巨大的市场潜力，也代表了当代电子测量仪器的一种发展趋势，即向功能多、体积小、重量轻、使用方便的掌上型仪器发展。

系统组成结构及工作原理

系统的硬件部分为一块高速的数据采集电路板。它能够实现双通道数据输入，每路采样频率可达到60Mbit/s。从功能上可以将硬件系统分为：信号前端放大及调

理模块、高速模数转换模块、FPGA逻辑控制模块、单片机控制模块、USB数据传输模块、液晶显示和键盘控制等几部分，其结构形式如图1所示。

图1系统原理结构图

输入信号经前置放大及增益可调电路转换后，成为符合A/D转换器要求的输入

电压，经A/D转换后的数字信号，由FPGA内的FIFO缓存，再经USB接口传输到计

算机中，供后续数据处理，或直接由单片机控制将采集到的信号显示在液晶屏幕上。

高速数据采集模块

本系统可实现双通道同步数据采集，而且每通道的采集速度要达到60Mbit/s，考虑到两路数据采集应保持同步并行，因此在设计中采用每通道都有独自的采样保持器和A/D转换器。选用MAXIM公司MAX1197型A/D转换器，它是一款双通道、3.3V 供电、每通道60Mbit/s采样频率的模数转换器芯片。它内部集成双路差分宽带采样保持器和A/D转换器，可以输出锁存，具有低功耗、小尺寸、高动态性能的特点。

本系统的测量电压的范围可达到±300V，采用示波器探头和电路板上分压的方法将输入信号先进行1:1或10:1或100:1衰减，然后再通过后续电路处理以满足A/D 转换器的输入电压范围要求。

被测信号通过通用探头和分压器得到的输出信号，由于输出阻抗较高，需要经过阻抗变换成为低的输出阻抗，以保持信号的完整性。同时，对于一个系统来讲，过载是不可避免的，在过载情况下，如果没有保护，器件很容易损坏。因此，系统中设计了由二极管和电阻构成的过载保护电路，将输入信号限制在±4.8V的范围之间。对于阻抗变换，选择ADI公司的高性能FET输入单电压反馈放大器AD8065芯片，构成跟随器来实现阻抗变换。经过阻抗变换的信号，还要通过增益调节，在能使输入到A/D转换器的电压满足A/D的输入电压要求，采用模拟开关和宽带精密放大器配合，由模拟开关选通不同的接入电阻值，从而实现不同的放大倍数，达到程控放大的目的。增益调节电路如图2所示，输入保护及阻抗变换电路如图3所示。

图2增益调节电路

图3输入保护及阻抗变换电路

FPGA控制单元

可编程逻辑器件FPGA是一种半定制的ASIC，它允许电路设计者自行编程实

现特定应用的功能。本设计采用了原理图输入和VHDL语言输入两种不同的方法，控制单元承载了大部分控制任务，为各个功能模块提供相应的控制信号以确保整个系统工作的正确性。具体实现如下几个方面的功能：

分频电路及产生A/D转换器的控制信号

本数据采集系统，具有比较宽的测量范围，在FPGA内部设计了一个分频电路，

用来实现针对不同频率的被测信号选择不同的采样频率，确保采集数据更加精确。分频单元采用图形输入方法实现其内部结构图如图4所示。在图4中，利用T触发器在输入为1时，每个时钟沿到来时输出会发生跳变来实现分频的。同时我们可以看出，T触发器的输入是有一些逻辑组合构成的，这就构成了门控时钟。对于门控时钟，仔细分析时钟函数，以避免毛刺的影响。而门控时钟在满足以下两个条件时，则可保证时钟信号不出现危险的毛刺，门控时钟可以像全局时钟一样可靠的工作。

·驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。

·逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。

对于本设计中的A/D转换器，其控制信号只有两个：时钟输入信号CLK和使能输出信号OE。CLK信号直接通过有源晶振输入60M的信号，而OE信号则通过

FPGA内部将和CLK同频同相的时钟信号反相后得到，这样刚好可以满足A/D转换

器的转换时序关系。

图4分频电路内部结构图

图5分频电路和频率选择电路符号图

上述分频电路和频率选择电路及A/D转换器的控制信号产生电路在顶层生成了相对应的逻辑符号如图5所示。

FIFO功能单元设计

本系统的A/D采样速率比较高，采样周期达到16.7ns，而选用的华邦公司单片机77E58，在晶振40MHz的读写周期是100ns，而且总线的传输速率又比较低，因此两者在速度上无法匹配。在这种情况下，必须要在高速采集和低速处理之间建立相应的缓冲途径才能保证系统的正常工作。为此在A/D转换器和单片机处理器中间加入一个先入先出式缓冲器(FIFO)，以缓解高速信号和低速设备之间的接口矛盾。本设计中利用EP1K50QC208中自带的EAB(嵌入式逻辑块)，通过Quartus II中的LPM工具直接生成两个512*8位的FIFO，作为两路A/D转换器的数据缓冲。Quartus II中产生的图形符号和其时序波形图形如图6所示。FIFO的输入信号有数据输入信号，直接和A/D转换器的输入相连下；写信号和写使能信号，写信号和上述频率选

择信号相连，可以以合适的速率将数据写入FIFO，写使能设置为永远有效；读信号和读使能信号，这都有单片机发出的控制信号给出；异步清零信号则在每次写FIFO 前将其清空。输出信号有数据信号，和单片机的数据线相连，传送数据；满标志信号，当有效时停止对FIFO的写操作；空标志信号，当有效时停止对FIFO的读操作。

图6FIFO图形符号和其时序波形图

图7测频模块的符号图

频率测量模块设计