EDA时钟设计性报告
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计算机与信息技术学院综合性、设计性实验报告
课程名称基于Verilog HDL的通信系统
设计
指导教师
本组成员
学号姓名
实验地点111机房实验时间
项目名称时钟实验类型设计性
一、实验目的
1．进一步熟悉时钟的编程实现方法；
2．掌握利用EDA软件实现时钟的基本原理；
3．熟练使用Quartus进行编程；
二、实验仪器或设备
装QuartusII软件的微机一台
三、总体设计（设计原理、设计方案及流程等）
时钟利用软件实现时分别实现小时，分钟，秒的计时，同时复位键按下时计时归零。
五.仿真波形
六．实验步骤（包括主要步骤、代码分析等）
module shizhong10(clk,clr,pause,sh,sl,mh,ml,hl,hh);
input clk,clr,pause;
output [3:0] sh,sl,mh,ml,hl,hh;
reg [3:0] sh,sl,mh,ml,hl,hh;
reg cn1,cn2;
always @(posedge clk or posedge clr) begin
if(clr)
begin {sh,sl}<=8'h00;cn1<=0;
end
else if(!pause)
begin
if(sl==9) begin sl<=0;
if(sh==5) begin sh<=0;
cn1<=1;
end
else sh<=sh+1;
end
else begin sl<=sl+1; cn1<=0;
end
end
end
always @(posedge cn1 or posedge clr) begin
if(clr)
begin {mh,ml}<=8'h00;
cn2<=0;
end
else if(ml==9)
begin ml<=0;
if(mh==5)
begin mh<=0;
cn2<=1;
end
else mh<=mh+1;
end
else begin ml<=ml+1; cn2<=0;
end
end
always @(posedge cn2 or posedge clr)
begin if(clr)
begin {hl}<=8'h00;
end
else if(hl==3&&hh==2)
begin {hl}<=8'h00;{hh}<=8'h00;end
else if(hl==9) begin hl<=0;
if(hh==2) hh<=0;
else hh<=hh+1;
end
else hl<=hl+1;
end
endmodule
七、结果分析与总结
通过本实验我进一步学习和了解了EDA软件，并加深了对它的进一步了解，使我在以后的学习中更有方向性，我会进一步努力的，同时发现自身也存在很大不足，但是我会进一步加强练习的。
教师签名：
年月日