ISE教程

第7章 Xilinx ISE6.1i简明教程

在本章里介绍Xilinx公司FPGA/CPLD的集成开发环境——ISE（Xilinx Integrated Software Environment）6.1i软件的简单使用，该软件环境集成了FPGA的整个开发过程所用到的工具，不过仿真工具除外。本章主要介绍了用VHDL、VerilogHDL、原理图以及EDIF 网表进行设计输入、用ModelSim仿真工具对设计进行功能仿真和时序仿真以及将数据流文件加载到FPGA等方面的内容。本章给初学者演示了一个完整的实现FPGA设计的开发流程，没有涉及较深入的细节问题，阅读并练习本章介绍的各节，读者就有足够的信心去把精力放到设计本身，而不是放到掌握ISE软件上来。如果你有HDL语言方面的基础，读完本章，也许你会发现，原来开发FPGA并不神秘，而且是如此容易上手。关于较为深入的方面，可以参阅ISE高级设计工具一章。

7.1 设计准备

7.1.1 ISE6.1i软件的安装

ISE6.1i软件本身共有两张光盘，包括了ISE的各种工具。如果读者需要对设计进行仿真，可以安装ModelSim，一般在购买ISE时会有一张ModelSim的光盘，该光盘为ModelSim的Xilinx版本ModelSimXE（XilinxEdition）。当然也可以直接购买ModelSim的其他版本，再将Xilinx的仿真库文件编译即可使用，与ISE6.1i对应的ModelSim版本为5.7版本，ISE软件和ModelSim软件的更新非常快，在写这本书的时候，ISE6.2和ModelSim5.8已经发布了，ModelSim的任何版本可以从该公司网站/上免费下载，所谓的购买就是购买License文件，好了，关于ModelSim的介绍就先说到这里，在ModelSim使用一章中将详细再讲。

在安装时，先放入第一张光盘，运行setup.exe文件，输入申请的注册号码，根据提示一步一步地确认即可正常安装，第一张光盘安装完成之后，放入第二张光盘，运行setup.exe文件，再根据提示信息一步一步完成安装。相信对于有Windows操作基础的读者应该不成问题。要注意的是ISE是根据注册号码来确认是评估版本还是正式版本，两个版本之间除了评估版本有时间限制外，两者其他区别不大。要确定自己按照的版本是不是正式版本，只需要看看编译结果中是否有警告信息说明该版本是评估版本就可以了。如果读者需要，可以安装ModelSim，建议初学者安装ModelSimXE，因为不需要编译Xilinx的仿真库文件。另外，在安装时选择类型为初学者类型，可以到Xilinx网站上申请免费的License文件，使用该License 文件足够完成一般的设计仿真，并且避免了费很大功夫去试那些破解文件的烦恼。何乐不为呢？关于ModelSim的安装以及License的申请等等关于ModelSim的问题，在ModelSim使

用一章中详细讨论。

另外，如果读者需要，可以购买安装其他第三方工具（前面所说的ModelSim就是第三方工具），例如文本输入工具UltraEdit、Code Wright等，以及Synplify、Synplify Pro、LeonardoSpectrum等综合工具，另外，如果还可以安装ChipScope（片内逻辑分析仪）工具。之所以提到这些工具是因为ISE6.1i中可以集成使用这些工具。这也是不同于以前版本的地方。同时，也希望读者明白，这些工具是可选的，没有这些工具也可以完成设计，在深入教程中会对部分上述提到的部分工具介绍一下。

7.1.2 ISE软件的运行及ModelSim的配置

安装完成之后，单击“开始->程序->Xilinx ISE6->Project Navigator”，进入ISE软件。为了能够使用ModelSim进行仿真，选择菜单Edit->Preferences…,选择选项卡Partner Tools，出

现界面如图7-1所示。单击按钮找出ModelSim.exe文件，单击“确定”。需要注意的是这方面的设置与以前ISE版本不同，在ISE4.2中设置是这样的。但在ISE5.1以及ISE5.2中是指定ModelSim.exe文件所在的目录，而ISE6.1的设置与ISE4.2的设置相同。单击“确定”关闭该窗口，关闭ISE（这一步非常重要，否则可能不能在ISE中调用ModelSim进行仿真），再重新进入ISE既可用调用ModelSim对设计进行仿真了。

图7-1 第三方工具设置窗口

在下一节我们以一个具有复位（reset）、使能（ce）、置数（load）、计数方向控制（dir）功能的计数器为基础进行设计。其方块图如图7-2所示。其中CLK为输入计数时钟信号，系

统在该信号的驱动下开始工作；RESET为复位信号，在上升沿处，输入复位为全零；CE为使能信号，为1时计数正常进行，为0时停止计数；LOAD为置数信号，当在时钟上升沿该信号为1时，将DIN0～DIN3分别置给COUT0～COUT3。DIR为计数方向控制，为1时递增计数，为0时递减计数。这些功能描述只是我们的设计目标，或称为设计需求，我们在设计一个系统时，第一步就是要明确我们的设计要求。下面，我们就开始设计过程。

图7-2 计数器方块图

7.2 用VHDL语言设计输入

在本节，我们用ISE6.1中的VHDL语言模板来实现图7-2所示的4位计数器模块。所谓的语言模板是对特定功能模块给出了一个基本的描述或者给出了一些部件的使用信息，编程者可以根据这些基本的描述来做稍微的修改来实现设计所需功能。下面就一步步开始我们的设计。对于已经初步掌握ISE的读者，可以略过这一部分。对于初学者，建议按照所列的步骤一步一步实现一遍，体会一下。

7.2.1 创建一个新工程

步骤如下：

Step1.单击“开始->程序->Xilinx ISE6->Project Navigator”，进入ISE软件。

Step2.选择File->New Project…，出现如图7-3所示的窗口。这个窗口与以前版本的差别较大，以前的版本出现的窗口中可以直接选取器件类型、封装、门数、速度等级等信息。而在ISE6.1中需要单击“下一步”才能看到这些设置信息。在本例中，我们先选择工程存放的路径，然后输入工程名称。系统自动为每一个工程设定一个目录，目录名为工程名。再选择顶层模块类型为HDL。其他几种类型说明如下：Schematic 为原理图输入类型，类似于我们制作PCB原理图时的情况，可以从库中选取器件，也可以用HDL语言来生成器件，在后续章节会介绍原理图为设计输入的情况；EDIF