第五章 - MOS集成电路的版图设计
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王向展 2015年5月31日11时32分 19
集成电路原理与设计
2、多晶硅栅NMOS工艺流程 （1）衬底制备 典型厚度0.40.8mm， =75125mm(3” 5”) NA=10151016cm-3 =252cm （2）预氧 在硅片表面生长一层厚 SiO2 ，以保护表面，阻挡掺杂物进入衬 底。 （3）涂光刻胶 涂胶，甩胶， ( 几千转 / 分钟 ) ，烘干(100℃)固胶。
图5.2 集总模型等效电路
(Vout ) R总 C总
L ox L W
d W tox
r c L2
（5.6）
例 5.1 已 知 采 用 1m 工 艺 ， n+ 重 掺 杂 多 晶 硅 互 连 方 块 电 阻 R =15/ ，多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。 求互连长度为1mm时所产生的延迟。
§ 5.3 MOS集成电路的版图设计规则
5.3.1 设计规则 5.3.2 微米设计规则
王向展 2015年5月31日11时32分 1
集成电路原理与设计
§ 5.4 MOS集成电路版图举例
5.4.1 硅栅CMOS反相器的输入保护电路 5.4.2 铝栅工艺CMOS反相器版图举例 5.4.3 硅栅NMOS反相器版图举例 5.4.4 硅栅CMOS与非门版图举例
§ 5.5 版图设计技巧
4.5.1 动态CMOS电路
王向展
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ห้องสมุดไป่ตู้
2
集成电路原理与设计
根据用途要求确定系统总体方案，
工艺设计 根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参 数的工艺参数、工艺流程和工艺条件。 电路设计 根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行 计算与模拟仿真，决定电路中各器件的参数（包括电参数、几何参数等） 版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规 则布臵在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。 将 GDSII 或 CIF 数据包发给 Foundry ，生成 PG 带，制 作掩模版 工艺流片 中测，划片封装，终测 王向展 2015年5月31日11时32分 3
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集成电路原理与设计
实际上互连系统的寄生电 容还有边际电场形成的电容 Cff(Fringing Field)。随着尺寸的 不断缩小，Cff往往可与面积电 容相比拟，不可忽略不计。
图5.3 由边际电场效应产生的寄生电容
d C ff ox L [ ] 2 tox d 4 tox ln 1 [1 1 ] d tox
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集成电路原理与设计
（7）通刻多晶硅，自对准扩散 自对准工艺 – 用多晶硅版刻出多晶硅 图形，再用有源区版刻掉有源区上的 氧化层，高温下以n型杂质对有源区进 行扩散(1000℃左右)。此时耐高温的多 晶硅和下面的氧化层起掩蔽作用
（8）刻接触孔 在硅片上再生长一层SiO2，用接触孔版 刻出接触孔。
集成电路原理与设计
§ 5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻
MOS IC尤其是Si栅MOS电路中，常用的布线一般有金属、 重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅 化物几种。由于其特性、电导率的差异，用途也有所不同。 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟 已不容忽略，并成为制约IC速度提高的主要因素之一。
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集成电路原理与设计
3、注意事项： 输入电压不可超过VDDVSS范围。 输入信号一定要等VDDVSS电压稳定后才能加入；关机应先 关信号源，再关电源。 不用的输入端不能悬浮，应按逻辑关系的需要接VDD或VSS
王向展
2015年5月31日11时32分
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集成电路原理与设计
（4）通过掩模版MASK对光刻胶曝光 正胶曝光部分分解，被显影 负胶曝光部分聚合，被保留 （5）刻有源区 掩模版掩蔽区域下未被曝光的光刻胶 被显影液洗掉；再将下面的 SiO2 用 HF 刻蚀掉，露出硅片表面。 （6）淀积多晶硅 除净曝光区残留的光刻胶 ( 丙酮 ) ，在整 个 硅 片 上 生 长 一 层 高 质 量 的 SiO2( 约 1000Å) ，即栅氧，然后再淀积多晶硅 (12m)。
图5.4 寄生沟道形成示意图
王向展 2015年5月31日11时32分 12
集成电路原理与设计
（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注 意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电 压的下降。 （3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距 拉大，以使W/L，ron，但这样将使芯片面积，集成度。
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集成电路原理与设计
对于1m CMOS工艺，单位长度Cff如下表所示。
表5.1 不同连线层与衬底间的Cff
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集成电路原理与设计
2、导电层的选择 选用导电层时应注意： （1）VDD、VSS尽可能选用金属导电层，并适当增加连线 宽度，只有在连线交叉“过桥”时，才考虑其他导电层。 （2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电 源布线。 （3）通常应使晶体管等效电阻远大于连线电阻，以避免 出现电压的“分压”现象，影响电路正常工作。 （4）在信号高速传送和信号需在高阻连线上通过时，尤 其要注意寄生电容的影响。扩散层与衬底间电容较大，很难 驱动；在某些线路结构中还易引起电荷分享问题，因此，应 使扩散连线尽可能短。
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集成电路原理与设计
MOS电路中，除了由互连系统造成的分布电容之外，还 存在许多由于MOSFET结构特点所决定的寄生电容。(见教材 图5-2，P111)。其中： CMOS – 单位面积栅电容=COX，节点电容的主要组成部分 5m工艺，TOX=1000Å，COX0.345fP/m2 1m工艺，TOX=200Å，COX1.725fP/m2 CMNT – Al-栅氧-n+区之间的电容（CMOS） CM – Al-场氧-衬底间的电容（CMOS/10） CMN – Al-场氧-n+区之间的电容（23CM） Cpn – D、S与衬底之间的pn结电容（Nsub， Cpn） CGD对器件工作速度影响较大，可等效为输入端的一个密 勒电容：Cm=(1+KV)CGD，KV为电压放大系数。
r
节点i的电位Vi响应与时间t的关系： Vi (Vi 1 Vi ) (Vi Vi 1 ) c L t r L
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d W
c
ox W
tox
（5.1）
（5.2）
5
集成电路原理与设计
当L0，有：
dV 2V rc 2 dt x
集成电路原理与设计
第五章 MOS集成电路的版图设计
§ 5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻
5.1.2 寄生电容 5.1.3 寄生沟道 5.1.4 CMOS电路中的闩锁效应(Latch-Up)
§ 5.2 MOS集成电路的工艺设计
5.2.1 CMOS IC的主要工艺流程 5.2.2 体硅CMOS工艺设计中阱工艺的选择
王向展
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集成电路原理与设计
5.1.4 CMOS电路中的闩锁效应(Latch-up)
CMOS电路所独有，是由于CMOS结构中存在pnpn四层结 构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会 出现。
1、寄生可控硅结构的形成
图5.5 CMOS反相器剖面图和寄生可控硅等效电路
1、互连延迟 长互连情况下，寄生分布阻容网络可等效如图5.1所示。 其中：r，c – 单位长度的电阻、电容（/m、F/m）L – 连线总 长度
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集成电路原理与设计
分布 模型
图5.1 寄生分布阻容网络等效电路
令：d – 连线厚度；W – 连线宽度； – 电阻率；tox – 连 线间介质厚度；扩散层=1/(Nq) 。
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集成电路原理与设计
增多电源、地接触孔的数目，加粗电源线、地线对电源、 地接触孔进行合理布局，减小有害的电位梯度。 输入输出保护 采用重掺杂衬底上的外延层，阱下加p+埋层。 制备“逆向阱”结构。 采用深槽隔离技术。 器件外部的保护措施 电源并接稳压管。 低频时加限流电阻 (使电源电流<30mA) 尽量减小电流中的电容值。(一般C<0.01F)
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集成电路原理与设计
§ 5.2 MOS集成电路的工艺设计
5.2.1 CMOS IC的主要工艺流程
1、Al栅CMOS工艺流程 衬底制备(n-Si, <100>晶向, [Na+]=1010cm-2, =36 cm) 一次氧化p-阱光刻MK1注入氧化p-阱B离子注入p-阱B 再分布p+区光刻MK2B淀积p+ 硼再分布n+区光刻MK3 磷淀积磷再分布PSG淀积增密(800100nm厚的SiO2， 2.5% 的P2O5)栅光刻MK4栅氧化P管调沟注入光刻MK5 P管调沟硼注入N管调沟注入光刻MK6N管调沟磷注入注 入退火引线孔光刻MK7蒸发Al(1.2m)反刻Al MK8AlSi合金化长钝化层(含23%P2O5的PSG，800100nm)钝化 孔光刻MK9前工序结束。
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集成电路原理与设计 （1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的 反向漏电流，T1、T2截止。 （2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流 ，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈值电 压，T1导通，通过RW吸收电流。当RW上压降足够大，T2导通， 从而使VDD、VSS之间形成通路，并保持低阻。当npnpnp>1，则 发生电流放大，T1、T2构成正反馈，形成闩琐，此时，即使外 加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导 致IC烧毁。 （3）诱发寄生可控硅触发的三个因素： T1、T2管的值乘积大于1，即npnpnp>1。 T1、T2管EB结均为正向偏臵。 电源提供的电流维持电流IH。
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集成电路原理与设计
（4）诱发闩琐的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压， 环境温度剧变，电源电压突然增大等。 2、防止闩琐的措施 版图设计和工艺上的防闩锁措施 使T1、T2的，npnpnp« 1。工艺上采取背面掺金， 中子辐射电子辐照等降低少子寿命。 减少RS、RW使其远小于Ren、Rep。 版图中加保护环，伪集电极保护结构，内部区域与外围分 割。 增多电源、地接触孔的数目，加粗电源线、地线对电源、 地接触孔进行合理布局，减小有害的电位梯度。
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5.1.2 寄生电容
集成电路原理与设计
5.1.3 寄生沟道
当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。 预防措施： （1）增厚场氧厚度t´OX，使 V´TF，但需要增长场氧时间， 对前部工序有影响，并将造 成台阶陡峭，不利于布线。
2
（5.3）
近似处理，求解得：
N ( N 1) (Vout ) r c ( L) [ ] 2
若
N L L
（5.4）
，则有：
r c L2 (Vout ) 2
（5.5）
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集成电路原理与设计
集总 模型 集总模型即将整个长连线等效为 一总的R总、C总
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2、多晶硅栅NMOS工艺流程 （1）衬底制备 典型厚度0.40.8mm， =75125mm(3” 5”) NA=10151016cm-3 =252cm （2）预氧 在硅片表面生长一层厚 SiO2 ，以保护表面，阻挡掺杂物进入衬 底。 （3）涂光刻胶 涂胶，甩胶， ( 几千转 / 分钟 ) ，烘干(100℃)固胶。
图5.2 集总模型等效电路
(Vout ) R总 C总
L ox L W
d W tox
r c L2
（5.6）
例 5.1 已 知 采 用 1m 工 艺 ， n+ 重 掺 杂 多 晶 硅 互 连 方 块 电 阻 R =15/ ，多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。 求互连长度为1mm时所产生的延迟。
§ 5.3 MOS集成电路的版图设计规则
5.3.1 设计规则 5.3.2 微米设计规则
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§ 5.4 MOS集成电路版图举例
5.4.1 硅栅CMOS反相器的输入保护电路 5.4.2 铝栅工艺CMOS反相器版图举例 5.4.3 硅栅NMOS反相器版图举例 5.4.4 硅栅CMOS与非门版图举例
§ 5.5 版图设计技巧
4.5.1 动态CMOS电路
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集成电路原理与设计
根据用途要求确定系统总体方案，
工艺设计 根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参 数的工艺参数、工艺流程和工艺条件。 电路设计 根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行 计算与模拟仿真，决定电路中各器件的参数（包括电参数、几何参数等） 版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规 则布臵在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。 将 GDSII 或 CIF 数据包发给 Foundry ，生成 PG 带，制 作掩模版 工艺流片 中测，划片封装，终测 王向展 2015年5月31日11时32分 3
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实际上互连系统的寄生电 容还有边际电场形成的电容 Cff(Fringing Field)。随着尺寸的 不断缩小，Cff往往可与面积电 容相比拟，不可忽略不计。
图5.3 由边际电场效应产生的寄生电容
d C ff ox L [ ] 2 tox d 4 tox ln 1 [1 1 ] d tox
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（7）通刻多晶硅，自对准扩散 自对准工艺 – 用多晶硅版刻出多晶硅 图形，再用有源区版刻掉有源区上的 氧化层，高温下以n型杂质对有源区进 行扩散(1000℃左右)。此时耐高温的多 晶硅和下面的氧化层起掩蔽作用
（8）刻接触孔 在硅片上再生长一层SiO2，用接触孔版 刻出接触孔。
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§ 5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻
MOS IC尤其是Si栅MOS电路中，常用的布线一般有金属、 重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅 化物几种。由于其特性、电导率的差异，用途也有所不同。 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟 已不容忽略，并成为制约IC速度提高的主要因素之一。
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集成电路原理与设计
3、注意事项： 输入电压不可超过VDDVSS范围。 输入信号一定要等VDDVSS电压稳定后才能加入；关机应先 关信号源，再关电源。 不用的输入端不能悬浮，应按逻辑关系的需要接VDD或VSS
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集成电路原理与设计
（4）通过掩模版MASK对光刻胶曝光 正胶曝光部分分解，被显影 负胶曝光部分聚合，被保留 （5）刻有源区 掩模版掩蔽区域下未被曝光的光刻胶 被显影液洗掉；再将下面的 SiO2 用 HF 刻蚀掉，露出硅片表面。 （6）淀积多晶硅 除净曝光区残留的光刻胶 ( 丙酮 ) ，在整 个 硅 片 上 生 长 一 层 高 质 量 的 SiO2( 约 1000Å) ，即栅氧，然后再淀积多晶硅 (12m)。
图5.4 寄生沟道形成示意图
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（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注 意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电 压的下降。 （3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距 拉大，以使W/L，ron，但这样将使芯片面积，集成度。
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对于1m CMOS工艺，单位长度Cff如下表所示。
表5.1 不同连线层与衬底间的Cff
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集成电路原理与设计
2、导电层的选择 选用导电层时应注意： （1）VDD、VSS尽可能选用金属导电层，并适当增加连线 宽度，只有在连线交叉“过桥”时，才考虑其他导电层。 （2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电 源布线。 （3）通常应使晶体管等效电阻远大于连线电阻，以避免 出现电压的“分压”现象，影响电路正常工作。 （4）在信号高速传送和信号需在高阻连线上通过时，尤 其要注意寄生电容的影响。扩散层与衬底间电容较大，很难 驱动；在某些线路结构中还易引起电荷分享问题，因此，应 使扩散连线尽可能短。
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MOS电路中，除了由互连系统造成的分布电容之外，还 存在许多由于MOSFET结构特点所决定的寄生电容。(见教材 图5-2，P111)。其中： CMOS – 单位面积栅电容=COX，节点电容的主要组成部分 5m工艺，TOX=1000Å，COX0.345fP/m2 1m工艺，TOX=200Å，COX1.725fP/m2 CMNT – Al-栅氧-n+区之间的电容（CMOS） CM – Al-场氧-衬底间的电容（CMOS/10） CMN – Al-场氧-n+区之间的电容（23CM） Cpn – D、S与衬底之间的pn结电容（Nsub， Cpn） CGD对器件工作速度影响较大，可等效为输入端的一个密 勒电容：Cm=(1+KV)CGD，KV为电压放大系数。
r
节点i的电位Vi响应与时间t的关系： Vi (Vi 1 Vi ) (Vi Vi 1 ) c L t r L
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c
ox W
tox
（5.1）
（5.2）
5
集成电路原理与设计
当L0，有：
dV 2V rc 2 dt x
集成电路原理与设计
第五章 MOS集成电路的版图设计
§ 5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻
5.1.2 寄生电容 5.1.3 寄生沟道 5.1.4 CMOS电路中的闩锁效应(Latch-Up)
§ 5.2 MOS集成电路的工艺设计
5.2.1 CMOS IC的主要工艺流程 5.2.2 体硅CMOS工艺设计中阱工艺的选择
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集成电路原理与设计
5.1.4 CMOS电路中的闩锁效应(Latch-up)
CMOS电路所独有，是由于CMOS结构中存在pnpn四层结 构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会 出现。
1、寄生可控硅结构的形成
图5.5 CMOS反相器剖面图和寄生可控硅等效电路
1、互连延迟 长互连情况下，寄生分布阻容网络可等效如图5.1所示。 其中：r，c – 单位长度的电阻、电容（/m、F/m）L – 连线总 长度
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分布 模型
图5.1 寄生分布阻容网络等效电路
令：d – 连线厚度；W – 连线宽度； – 电阻率；tox – 连 线间介质厚度；扩散层=1/(Nq) 。
王向展 2015年5月31日11时32分 16
集成电路原理与设计
增多电源、地接触孔的数目，加粗电源线、地线对电源、 地接触孔进行合理布局，减小有害的电位梯度。 输入输出保护 采用重掺杂衬底上的外延层，阱下加p+埋层。 制备“逆向阱”结构。 采用深槽隔离技术。 器件外部的保护措施 电源并接稳压管。 低频时加限流电阻 (使电源电流<30mA) 尽量减小电流中的电容值。(一般C<0.01F)
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§ 5.2 MOS集成电路的工艺设计
5.2.1 CMOS IC的主要工艺流程
1、Al栅CMOS工艺流程 衬底制备(n-Si, <100>晶向, [Na+]=1010cm-2, =36 cm) 一次氧化p-阱光刻MK1注入氧化p-阱B离子注入p-阱B 再分布p+区光刻MK2B淀积p+ 硼再分布n+区光刻MK3 磷淀积磷再分布PSG淀积增密(800100nm厚的SiO2， 2.5% 的P2O5)栅光刻MK4栅氧化P管调沟注入光刻MK5 P管调沟硼注入N管调沟注入光刻MK6N管调沟磷注入注 入退火引线孔光刻MK7蒸发Al(1.2m)反刻Al MK8AlSi合金化长钝化层(含23%P2O5的PSG，800100nm)钝化 孔光刻MK9前工序结束。
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集成电路原理与设计 （1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的 反向漏电流，T1、T2截止。 （2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流 ，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈值电 压，T1导通，通过RW吸收电流。当RW上压降足够大，T2导通， 从而使VDD、VSS之间形成通路，并保持低阻。当npnpnp>1，则 发生电流放大，T1、T2构成正反馈，形成闩琐，此时，即使外 加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导 致IC烧毁。 （3）诱发寄生可控硅触发的三个因素： T1、T2管的值乘积大于1，即npnpnp>1。 T1、T2管EB结均为正向偏臵。 电源提供的电流维持电流IH。
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（4）诱发闩琐的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压， 环境温度剧变，电源电压突然增大等。 2、防止闩琐的措施 版图设计和工艺上的防闩锁措施 使T1、T2的，npnpnp« 1。工艺上采取背面掺金， 中子辐射电子辐照等降低少子寿命。 减少RS、RW使其远小于Ren、Rep。 版图中加保护环，伪集电极保护结构，内部区域与外围分 割。 增多电源、地接触孔的数目，加粗电源线、地线对电源、 地接触孔进行合理布局，减小有害的电位梯度。
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5.1.2 寄生电容
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5.1.3 寄生沟道
当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。 预防措施： （1）增厚场氧厚度t´OX，使 V´TF，但需要增长场氧时间， 对前部工序有影响，并将造 成台阶陡峭，不利于布线。
2
（5.3）
近似处理，求解得：
N ( N 1) (Vout ) r c ( L) [ ] 2
若
N L L
（5.4）
，则有：
r c L2 (Vout ) 2
（5.5）
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集成电路原理与设计
集总 模型 集总模型即将整个长连线等效为 一总的R总、C总