深亚微米工艺下的电路设计讨论(PDF 52页)

第十二讲

深亚微米工艺下的电路设计

(讨论)

李福乐lifule@

Outline

•按比例缩小原理

•短沟道效应

•深亚微米工艺下的设计讨论•SOC设计

按比例缩小原理

•理想的晶体管按比例缩小

–纵向和横向尺寸均缩小α倍(α>1)

–电源电压和晶体管阈值电压降低α倍

–所有掺杂浓度增大α倍

•恒电场按比例缩小(constant-field scaling)•缩小速度遵循摩尔定律

理想的晶体管按比例缩小

•电路设计关心的参量变化

–跨导

–增益

–动态范围

–器件电容

–功耗

•器件电容缩小α倍

CMOS

短沟道效应

•在深亚微米工艺下，器件出现短沟道效应

–当漏极和源极之间的距离变小时，阈值电压下降

–器件的实际特性偏离长沟道情况下的平方率特性，高阶项的影响增大

–工艺发展偏离按比例缩小原理

短沟道效应

•短沟道效应由以下偏离按比例缩小原理的因素所引起：

–由于电源电压没有按相同比例缩小而引起电场增大

–由于内建势的影响，S/D耗尽区宽度没有按

比例缩小

–S/D结深度不容易减小

–由于衬底掺杂浓度增加而引起迁移率减小

–亚阈值斜率不能按比例变化

短沟道效应

•短沟道效应具体表现在:

–阈值电压的变化

–垂直电场引起迁移率下降

–水平电场引起的速度饱和

–热载流子效应

–漏源电压引起的输出阻抗的变化

阈值电压的变化

•阈值电压存在一个下限值，其减小的速度偏离按比例缩小原理

•阈值电压的下限取决于以下几个因素：–亚阈值特性

–随温度和工艺的变化

–与沟道长度的依赖关系

–漏致势垒降低(DIBL)

温度、工艺变化与沟道长度

•V TH的温度系数约为-1mV/ºK，导致其在工作温度范围内有几十mV的变化

•工艺引起的V TH变化约为50mV

•同一晶片上不同沟道长度的晶体管，V TH随L的减小而变小，而制造过程中沟道长度不能精确控制

阈值电压随沟道长度的变化

漏致势垒降低(DIBL)

•在弱反型情况下，漏源电压增加会导致阈值电压降低

•DIBL对电路设计的影响是下降的输出阻抗

DIBL对电流特性的影响

速度饱和

•载流子迁移率不仅与垂直电场有关，而且还依赖于沟道区的横向电场

•速度饱和导致漏电流提前饱和和降低跨导

漏电流提前饱和跨导的降低

热载流子效应

•漏源电压足够大时，短沟MOSFET会有很强的横向电场，虽然载流子平均速度达到饱和，但其瞬时速度会不断增大，尤其是其加速向漏极运动时，这些载流子被称为“热”电子

•在漏区附近，热载流子“撞击”硅原子发生碰撞电离，产生新的电子-空穴对，电子流向漏区，空穴流向衬底，这样产生有限的漏-衬电流•如果载流子获得足够高的能量，则有可能注入栅氧，甚至流出栅极，产生栅电流

漏-源电压引起的输出阻抗的变化•在饱和区，V DS增大会使得夹断点向源区向源区移动，同时沟道调制作用也减弱，输出阻抗增大

•对于短沟道器件，随着V DS进一步增大，漏致势垒降低(DIBL)变得显著，导致阈值电压减小，漏电流增大，这将引起输出阻抗的减小，基本抵消了第一种原因所导致的增长

•在足够高的漏电压下，漏区附近碰撞电离产生漏-衬电流，降低了输出阻抗

输出电阻随V

的变化

DS

深亚微米器件小结

•目标：用按比例缩小原理获得更低电压下工作的小尺寸器件，实现更快的工作速度和更低的功耗

•当器件尺寸缩小时，电源电压也必须减小•阈电压不能与电源电压成比例下降

•可以在同一芯片上采用多阈值电压器件来实现兼顾性能和功耗

•晶体管特性偏离了长沟道的平方率关系，高阶项的作用增强，但在电路设计中，基本的平方率关系还是具有指导意义

深亚微米工艺下的互连线

•连线宽度按比例缩小，但厚/宽比在增大•侧墙寄生电容占主要部分

•互连线延时增大，甚至超过门延时

•互连线间的交叉耦合(cross-talk)不能忽略•互连线所占的面积占芯片面积的主要部分

深亚微米CMOS电路设计•模拟设计

–设计向射频领域扩展

–采用新的电路设计技术应对低电源电压

–模型的精度至关重要！

•数字系统设计

–高速、超大规模

–互连成为设计的主要问题（延迟、信号串扰）

–功耗和散热问题凸现，低功耗设计技术日益重要–设计验证和测试所占比重逐渐增大

–设计方法学和设计流程成为关键

•片上系统(SOC)是发展趋势

低电压工作电路技术

•重要单元（运放）的低电压设计•采样处理电路的低电压设计

运放的低电压设计

•采用多级结构

•采用背栅驱动

•Rail-to-rail设计

•对于全差分运放，可采用伪差分(pseudo-differential)设计

–共模抑制比会下降，对共模反馈电路的要求会有所提高

SC电路中的LV设计技术
• 问题：
VTH不随电源按比例缩小， LV将导致开关导通不良！

SC电路中的LV设计技术
• 解决办法：
– 采用低阈值器件
• 需采用特殊工艺 • 漏电流增大，对保持电荷不利
– 采用时钟电压自举技术 – 采用开关运放设计技术(switched-opamp) – 采用开关电流技术