数字式电子锁的设计与制作

《数字电子技术基础》课程设计任务书

学生姓名：专业班级：

指导教师：工作单位：

题目: 数字式电子锁的设计与实现

初始条件：

本设计既可以使用集成电路和必要的元器件等，

也可以使用单片机系统构建数字密码电子锁。自行

设计所需工作电源。电路组成原理框图如图1，数

字密码锁的实际锁体一般由电磁线圈、锁栓、弹簧

和锁柜构成。当线圈有电流时，产生磁力，吸动锁

栓，即可开锁。反之则不开锁。

图1 数字式电子锁原理框图要求完成的主要任务:

（包括课程设计工作量及技术要求，以及说明书撰写等具体要求）

1、课程设计工作量：1周。

2、技术要求：

1）课程设计中，锁体用LED代替（如“绿灯亮”表示开锁，“红灯亮”表示闭锁）。

2）其密码为4位二进制代码，密码可以通过密码设定电路自行设定。

3）开锁指令为串行输入码，当开锁密码与存储密码一致时，锁被打开。当开锁密码与存储密码不一致时，可重复进行，若连续三次未将锁打开，电路则报警并实现自锁。（报警动作为响1分钟，停10秒）

4）选择电路方案，完成对确定方案电路的设计。计算电路元件参数与元件选择、并画出总体电路原理图，阐述基本原理。安装调试设计电路。

3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。

时间安排：

1、年月日，布置课设具体实施计划与课程设计报告格式的要求说明。

2、年月日至年月日，方案选择和电路设计。

3、年月日至年月日，电路调试和设计说明书撰写。

4、年月日，上交课程设计成果及报告，同时进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日

数字式电子锁的设计与实现

摘要

本数字式电子锁设计由74芯片构成，由密码输入部分、密码设定部分、开锁部分和报警部分组成。本设计电路简单，并能实现要求中的所有功能。在实际生活中也有运用。

关键词：数字式电子锁 74芯片

目录

1 绪论 (1)

数字式密码锁简介 (1)

2 方案设计 (1)

3 芯片介绍 (2)

3.1 74ls194 (2)

3.2 74ls175 (3)

3.3 74ls161 (4)

3.4 74ls85 (5)

3.5 74ls00 (6)

3.6 74ls08 (7)

3.7 NE555 (7)

3.7.1 NE555引脚图 (7)

3.7.2 NE555相关应用 (8)

4 电路设计 (10)

4.1 密码输入电路 (10)

4.2 密码预置电路和开锁电路 (10)

4.3 报警电路 (11)

4.4 自锁电路 (12)

4.5 总电路图 (13)

5 仿真与调试 (14)

5.1 密码预置与输入的仿真 (14)

5.2 报警电路的仿真 (15)

5.3 蜂鸣器工作时间的仿真 (15)

6 实物图 (16)

7 小结与体会 (16)

8 参考文献 (17)

1 绪论

数字式密码锁简介

电子密码锁是一种通过密码输入来控制电路或是芯片工作，从而控制机械开关的闭合，完成开锁、闭锁任务的电子产品。它的种类很多，有简易的电路产品，也有基于芯片的性价比较高的产品。现在有的电子密码锁是以芯片为核心，通过连接电路来实现的，也有的是以单片机为核心以编程来实现的。不管是哪一种，其性能和安全性已大大超过了机械锁。其特点如下：

1) 保密性好，编码量多，远远大于弹子锁。随机开锁成功率几乎为零。

2) 密码可变，用户可以随时更改密码，防止密码被盗，同时也可以避免因人员的更替而使锁的密级下降。

3) 误码输入保护，当输入密码多次错误时，报警系统自动启动。

4) 无活动零件，不会磨损，寿命长。

5) 使用灵活性好，不像机械锁必须佩带钥匙才能开锁。

6) 电子密码锁操作简单易行，一学即会。

2 方案设计

方案一：由两片74HC151八选一数据选择器连接成十六选一数据选择器，数据选择器的通道信号由人工预置，数据选择器的输入端接寄存器的4个输出端，从而由数据选择器的输出端判断是否输入的密码和预置的密码相同。

方案二：用74ls85数据比较器。数据比较器的A0到A3连接寄存器的4个输出，B0到B3由人工预置。根据A0到A3和B0到B3的数值比较输出端来判断输入的密码和预置的密码是否相同。

方案一用到了两块74HC151芯片，跟方案二相比较，用的芯片较多，方案二较为简洁，故选择方案二。

3 芯片介绍

3.1 74ls194

194为4位双向移位寄存器，其逻辑图如下：

图3.1.1 74ls194逻辑图

引出端符号

CLOCK 时钟输入端

CLEAR 清除端（低电平有效）

A－D 并行数据输入端

DSL 左移串行数据输入端

DSR 右移串行数据输入端

S0、S1 工作方式控制端

QA－QD输出端

当清除端（CLEAR）为低电平时，输出端（QA－QD）均为低电平。

当工作方式控制端（S0、S1）均为高电平时，在时钟（CLOCK）上升沿作用下，并行数据（A－D）被送入相应的输出端QA－QD。此时串行数据（DSR、DSL）被禁止。

当S0为高电平、S1为低电平时，在CLOCK上升沿作用下进行右移操作，数据由DSR送入。

当S0为低电平、S1为高电平时，在CLOCK上升沿作用下进行左移操作，数