13.56MRFID硬件设计论文

硬件总体设计方案书
项目名称：基于芯片FM17550射频读卡器设计
目录
硬件总体设计方案书 (4)
设计目的 (4)
设计要求 (4)
设计框图 (4)
设计概述 (4)
第一章概述 (5)
1.1 射频 (5)
1.2 无线射频识别技术 (5)
1.3 相关国际标准 (5)
1.4 射频工作原理 (5)
1.5 射频卡 (5)
第二章项目设计指标 (6)
2.1 项目总体设计指标 (6)
2.1.1系统设计方案 (6)
2.1.2 功能特性指标 (6)
2.1.3 设计项目性能指标 (6)
2.1.4 设计项目参数 (6)
2.2 项目子系统设计指标 (7)
2.2.1 产品子系统组成 (7)
2.2.2 模块关系结构 (7)
2.2.3 产品子系统说明 (7)
2.2.4 模块接口说明 (7)
第三章模块总体设计方案 (8)
3.1 STM32F103VCT6最小系统电路 (8)
3.1.1 BOOTx接口电路 (8)
3.1.2 STM32去耦电容 (8)
3.2 电源电路 (11)
3.2.1 电源指示灯 (12)
3.2.2 LDO (14)
3.2.3 LDO外部电容的选取 (15)
3.3时钟电路 (16)
3.5 LED显示电路 (24)
3.6 SPI (24)
3.7 FM17550 (25)
3.7.1 FM17550发射原理 (25)
3.7.2 FM17550接收原理 (26)
3.7.3 FM17550外部硬件电路 (27)
7.8 天线设计 (32)
硬件总体设计方案书
设计目的
基于复旦微电子芯片FM17550实现13.56MHz射频读卡器，同时满足部分L1过检要求。

设计要求
实现一般读卡器所需要实现的功能，能将射频卡中的数据完整的读出。

设计框图
图1-1 总体设计框图
设计概述
为降低固件设计的难易程度以及必要的通讯接口，同时考虑到设计时便于与数据的测试，故采用Cortex-M3的ARM内核单片机STM32F103作为设计项目的控制处理器；采用外部5V供电，通过LDO模块将5V电源稳压程3.3V，供给STM32与FM17550，但FM17550的TVDD管脚，仍然采用5V供电，为的是让外部设计的天线场强满足读卡器L1过检时场强的要求。

STM32采用外部8MHz时钟，FM17550采用外部27.12MHz晶体，经内部2分频后成13.56MHz提供时钟。

STM32通过串口和PC通讯，实现程序的下装和后期的调试。

STM32通过SPI接口控制FM17550芯片，实现数据和命令的交互。

第一章概述
1.1射频
射频（RF）是Radio Frequency的缩写，表示可以辐射到空间的电磁频率，频率范围从300KHz～300GHz之间。

射频简称RF射频就是射频电流，它是一种高频交流变化电磁波的简称。

每秒变化小于1000次的交流电称为低频电流，大于10000次的称为高频电流，而射频就是这样一种高频电流。

高频(大于10K)；射频（300K-300G）是高频的较高频段；微波频段（300M-300G）又是射频的较高频段。

该设计采用的13.56MHz。

1.2射频工作原理
电子标签与阅读器之间通过耦合元实现射频信号的空间（无接触）耦合，在耦合通道内，根据时序关系，实现能量的传递，数据的交换。

发生在阅读器和电子标签之间的射频信号的耦合类型有两种。

（1）电感耦合：变压器模型，通过空间高频交互变磁场实现耦合，依据是电磁感应定律。

（2）电磁反向散射耦合：雷达原理模型，发射出去的电磁波，碰到目标后反射，同时携带回目标信息，依据的是电磁波的空间传播规律
电感耦合方式一般适合于低，高频工作的近距离射频识别系统。

典型的工作频率有：125kHz、225kHz和13．56MHz。

识别作用距离小于1m，典型作用距离为10～20cm。

电磁反向散射耦合方式一般适合于超高频、微波工作的远距离射频识别系统。

典型的工作频率有：433MHz，915MHz，2．45GHz，5．8GHz。

识别作用距离大于1m，典型作用距离为3—l0m。

1.3无线射频识别技术
无线射频识别技术（Radio Frequency Identification ,RFID）,或称射频识别技术，是从二十世纪九十年代兴起的一项非接触式自动识技术。

1.4相关国际标准
ISO/IEC14443协议是Contactless card standards（非接触式IC卡标准）协议由4个部分组成：
第一部分：物理特性
第二部分：频谱功率和信号接口
第三部分：初始化和防冲突算法
第四部分：通讯协议
ISO10373协议,是当下最为流行的RFID协议ISO14443的相对应的测试协议,是RFID芯片设计者进行芯片验证最有效最可靠的参照依据。

ISO18092协议，近距离通信（NFC）无线通信接口和协议标准。

EMV 标准，由国际三大银行卡组织－Europay、MasterCard、Visa共同发起制定的银行卡从磁条卡向智能IC卡转移的技术标准，是基于IC卡的金融支付标准。

分为level 1的电气层和协议层及 level 2的应用层。

1.5射频卡
Mifare one (M1卡)，非接触CPU卡，FeliCa卡等。

第二章项目设计指标
2.1 项目总体设计指标
2.1.1系统设计方案
系统方案组成：非接触式读卡器，PC终端。

项目产品应用：将PC作为终端，将读卡器读到的数据通过串口打印显示到PC。

2.1.2 功能特性指标
（1）可以读取TYPE A 和TYPE B 非接触式IC卡，实现卡的读取。

（2）公司通用接口5V供电。

（3）电源指示灯，操作指示灯。

（4）STM32串口ISP下载模式，串口程序调试。

2.1.3 设计芯片性能指标
（1）STM32F103VCT6
➢ARM 32位的Cortex-M3
➢最高72MHz工作频率，在存储器的0等待周期访问时可达1.25DMips/MHz
➢单周期乘法和硬件除法
➢ 2.0-3.6V供电和I/O引脚
➢上电/断电复位（POR/PDR）、可编程电压监测器（PVD）
➢4-16MHZ晶振振荡器
➢低功耗，睡眠，停机和待机模式，后备电池
(2)FM17550
➢支持ISO/IEC 14443 TYPE A和TYPE B读写模式
➢读写器模式支持M1加密，支持ISO 14443A,FeliCa卡片模式
➢ISO 14443 TYPE A 支持速率106kbps,212kbps,424kbps,848kbps
➢基于FeliCa协议的通讯速率支持212kbps,424kbps
➢支持多种HOST接口
➢SPI接口最高10Mbps
➢I2C接口支持最高400Kbps的低速模式和最高的3,4Mbps高速模式
➢串行UART接口，支持RS232帧模式，最高通讯速率1.2Mbps
➢HOST接口独立电源供电
➢64Byte收发缓冲FIFO
➢ 2.2V-3.6V宽电压供电
➢射频发射驱动独立电源供电，最高5.5V
➢可编程I/O引脚
2.1.4 设计芯片部分参数
（1）STM32F103VCT6
➢最大时钟72MHz
(2)FM17550
➢A VDD,DVDD,PVDD最大3.6V；TVDD最大5.5V
➢I AVDD最大电流13mA，I TVDD最大250mA
➢T A工作温度-40℃—+85℃
2.2 项目子系统设计指标
2.2.1 项目子系统组成
该设计项目主要包含：STM32F103VCT6最小系统电路，供电接口电路,时钟电路，串口接口电路，LED显示电路，FM17550电路，射频天线电路。

2.2.2 模块关系结构
串口
PC
图2-1模块关系结构图
2.2.3 产品子系统说明
（1）STM32F103VCT6最小系统电路：作为产品CPU，控制更部分子系统工作。

（2）LED显示电路：电源信号显示和操作过程状态的显示。

（3）串口接口电路：用于程序ISP下载和调试过程中打印显示所需的信息。

（4）电源电路：使用公司统一模块电路接口为系统供电。

（5）时钟电路：提供8.00MHz和27.12MHz晶体为系统提供时钟。

（6）FM17550电路：射频控制芯片，提供信号调制解调载波的输出等。

（7）射频天线电路：PCB绕制天线，将载波信息发射出去。

2.2.4 模块接口说明
PC与CPU(STM32)采用串口通信，串口程序ISP下载；STM32和射频芯片FM17550采用SPI连接通信；时钟电路由8Mhz晶体和27.12MHz晶体分别为CPU和FM17550提供必要的时钟；载波信息等通过FM17550的TX引脚过天线发射出去。

第三章模块详细设计方案
系统总体分为STM32F103VCT6最小系统电路，LED显示电路，串口接口电路，电源电路，时钟电路，FM17550电路，射频天线电路7个模块，该章节重点描述每个模块的详细设计电路方案。

3.1 STM32F103VCT6最小系统电路
图3-1-1 最小系统电路
该电路系统包含由时钟模块提供的8MHz时钟，3.3V供电电源,去耦电容，下载ISP BOOT选择接口等。

3.1.1 BOOTx接口电路
图3-1-2 BOOTx接口电路
当J3的1脚、2脚短路时，BOOT0被拉到，通过串口下载程序；当1脚、2脚开路时，BOOT0拉低，程序从内部主闪存寄存器开始启动，下载的程序开始运行。

表3-1-1 stm32f103x电流特性
表3-1-2 stm32f103x电压特性
从上两表中可以知道，BOOT0引脚低电平范围为最大为0.35V DD，高电平最低为0.65V DD。

芯片在上电复位的情况下对，默认BOOT0引脚是浮空输入，所输入的是高低电平，取决于外部输入的高低电平，电平小于0.35V DD认为输入的为低电平，大于0.65V DD则认为输入的为高电平。

设计电路中，BOOT0默认串联电阻接地使之输入低电平，J3的1、2脚短路，BOOT0接3.3V使之为高，R8为保护电阻，在此设计中防止电源对地短路。

按额定电流1A，由：
R1=V
I
=
3.3
1
Ω=3.3Ω
考虑为其增加1倍裕量，按公司±5%，所以只需要满足：
R≥2R1/(1-5%)=6.94Ω
设计中取电阻为10kΩ，精度±5%，额定电流1A。

3.1.2 STM32去耦电容
图3-1-3 去耦电容
去耦的初衷：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的运行误差范围之内。

有源器件在开关时产生的高频开关噪声将沿着电源传播，去耦电容的主要功能就是提供一个局部的直流电源给源器件，以减少开关噪声在班上的传播，和将噪声引导到地，总的来说去耦电容在集成电路电源和地之间的有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉器件的高频噪声。

去耦电容容值计算
去耦电容其表达式：
C*d（u）=I*d(t)(式1-2)
由此上公式可以计算出一个IC所要求的去耦电容的电容量C,d(u)是实际电源总线电压所允许的压降，单位为V；I是以A（安培）为单位的最大要求电流；d(t)是这个要求所维持的时间。

由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL）,因此自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率。

实际上的电容器，其复阻抗为：
Z=ESR+j2πfESL+1j2πfC =ESR+j(2πfESL -1
2πfC ) (式1-4)
随着频率的不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈现容性；在工作频率高于谐振频率时，电容呈现感性，此时去耦电容就失去了去耦的效果，如下图所示。

因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。

图3-1-4 电容阻抗和频率的关系
电容的选择一般取决于电容的谐振频率。

不同的封装的电容有不同的谐振频率，下表列出了不同的容值不同封装的电容的谐振频率：
表1 电容的谐振频率
需要注意的是数字的去耦，低的ESR 值比谐振频率更为重要，因为低的ESR 值可以提供更低阻抗的到地通路，这样当超过谐振频率的电容呈现感性时仍能提供足够的去耦能力。

从上表可知直插的104电容（0.1uF ）其自谐振频率是8MHz,而SMD 的104电容则是16MHz,其去耦效果可以去掉8MHz 或者16MHz 以上的高频噪声了，103其自谐振频率是25MHz,105电容是2.5MHz 。

去耦电容的安装
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。

放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。

下图显示了几种过孔放置方法。

图3-1-5 高频电容过孔放置方法
第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感。

第二种方法在焊盘的两端点紧邻焊盘打孔，比第一种方法回路面积小得多，寄生电感也较小，可以接受。

第三种在焊盘的侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。

第四种在焊盘两侧都打孔，和第三种相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量用这种方法。

最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能出现问题。

去耦半径
理解去耦半径最好的办法就是考察噪声声源和电容补偿电流之间的相位关系，当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。

信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。

同样，电容的补偿电流到达扰动区也需要一个延迟。

因此，必然造成噪声声源和电容补偿电流之间的相位一致性。

特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。

设自谐振频率为f,对应的波长为λ,补偿电流表达式为:
I=A e j2πf2R C(式1-5)
其中A是电流幅度，R为需要补偿的区域到电容的距离，C为信号传播速度。

当扰动区到电容的距离达到λ/4时，补偿电流的相位为π，和噪声声源相位刚好差180°，即完全反相。

此时补偿电流不再起作用，去耦的作用失效，补偿的能量无法及时送达。

为了能有效传递补偿能量，应使噪声声源和补偿电流的相位尽可能的小，最好是同相位的。

距离越近，相位差越小，补偿的能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。

这就是要求噪声声源距离电容近可能的近，要远小于λ/4。

例如：0.01uF陶瓷电容,如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz,谐振周期为7.98ps。

假设信号在电路板上的传播速度为166ps/inch，则波长为47.9inch。

电容的去耦半径为47.9/100=0.479inch，大约等于1.2cm。

现实设计中，不影响其他的情况下，尽可能的靠近芯片管脚。

3.2 电源电路
图3-2电源稳压模块
系统采用公司统一接口电路，外部输入5V电源，通过电源稳压模块，将输入的5V电源经过LDO稳压成3.3V，为系统中的芯片stm32f103和FM17550提供电源。

3.2.1 电源指示灯
图3-2-1 电源指示灯
如下表3-2可知，该类发光二极管的最大额定正向电流为25mA，电源损耗为60mW。

表3-2-1 发光二级管的极限参数
表3-2-2 发光二极管特性
从上表表3-2-2可知，该类的发光二极管的正向压降正常值为2V左右。

当串联1K电阻，测得发光二极管两端的电压为2V，其发光二极管所通过的电流I为：
I=(V-V F)/R=(5-2)/1K=3mA（式1-6）
图3-2-2 正向压降和正向电流的关系
已知发光二极管两端的电压为2V，从上图中可以知道，对应的I F为20mA<25mA。

表3-2-3 正向电流和相对的发光强度的关系
当I F=20mA时，对应的为56mcd，相对的发光强度为9%，为正常发光范围。

3.2.2 LDO
STM32对电源要求: 2V ≤VDD ≤3.6V; ∆VDD≤50mV。

FM17550对电源要求：2.3V≤PVDD≤DVDD=A VDD≤3.6V,TVDD≤5.5V
芯片采用的是BCD AZ1117-3.3，其输入电压范围为：4.75V-10V，包括4.75V和10V,对应的输出电压为3.3V,下表3-2-4为芯片在输入小于等于10V，温度T J=25℃环境下的部分参数。

表3-2-4 AZ1117-3.3部分参数
从上表可以知道AZ1117-3.3,在输入4.75V-10V之间，输出电压最小为3.235V,最大电压为3.365V,输出噪声均方根为0.003%。

3.2.3 LDO外部电容的选取
LDO稳压器中的PNP调整管的接法为共射级方式，它相对共集电极方式有更高的输出阻抗，由于负载阻抗和输出容抗的影响在低频程处会出现低频极点，此极点又被称为负载极点，用P L表示。

负载极点的频率由下式计算：
F(PL)=1/(2π*Rload*Cout) (式1-7)由此式可以知道，LDO不能通过简单地添加主极点的方式实现补偿。

假设一个5V/50mA 的LDO稳压器有下面的条件：在最大负载电流时，负载极点(PL)频率由下式给出：PL=1/(2π*Rload*Cout)=1/(2π*100*10−5)=160Hz (式1-8)
假设内部的补偿在1KHz处添加了一个极点（P1）。

由于PNP功率管和驱动电路的存在，在500KHz处会出现一个功率极点（Ppwr）
假设直流增益为80dB,在最大输出电流时的负载阻值为RL=100Ω，输出电容为Cout=10uF。

相对应的波特图为:
图3-2-4 LDO电容波特图
可以看出回路是不稳定的。

极点PL和P1分别产生-90°的相移（阻止振荡），在回路中必须添加一个零点。

一个零点可以产生+90°的相移，它会消除极点的影响，这种影响若不予补偿会导致电路不稳定。

因此，几乎所有的单品LDO都需要在回路中添加这个零点。

该零点一般都是通过输出电容在内在的等效串联电阻（ESR）获得的。

输出电容的ESR在回路增益中产生一个零点，可以用来减少过量的负相移。

零点处的频率值直接与ESR和输出电容值相关：
Fzero=1/(2π*Cout*ESR)
若输出电容值Cout=10uF，输出电容的ESR=1Ω。

则零点发生在16KHz处，下图为对应的波特图。

图3-2-5 LDO加电容波特图
回路的带宽增加了，单位增益（0dB）的交点频率从20KHz移到100KHz。

到100KHz 处该零点总共增加了+81°相移。

也就是减少了极点PL和P1造成的负相移。

极点Ppwr在500KHz处，在100KHz处它仅增加了-11°的相移。

累加所有零，极点的相移贡献，0dB处的总相移位-110°。

也就是有+70°的相位裕度，系统非常稳定。

这就解释了选择合适的ESR值的输出电容可以产生零点稳定LDO系统。

参考器件规格书，选用输入电容10uF，输出电容22uF。

3.3时钟电路
晶体具备压电特性的材料，当在两端加上电压，材料会发生机械形变；反之，若给改材料施加机械压力，又会在相应的的方向产生电场。

压电效应：晶体的机械振动会产生在晶片的两电极间产生交变电场，而两电极之间的交变电
场也会使得晶片产生机械振动。

通常情况下，这种压电效应是极其微弱的。

只有在交变电场的频率与晶片的固有频率一致时，两者产生共振，机械振动幅度最大，交变电场幅度也达到最大。

两者的频率一致，同为晶体的固有频率。

因此石英晶体具有选频特性，而且这种选频特性非常优良，振动频率偏移固有频率一点点都会导致幅度大为下降。

因而频率非常稳定，石英晶体谐振器，振荡器，滤波器等等绝大部分的石英晶体应用场合所利用的就是它的超强的频率稳定性。

➢ 振荡电路起振条件
自激振荡电路的起振条件不外乎两个条件，一个是幅度条件，一个是相位条件。

下面是振荡电路的方框图。

图3-3-1 起振条件
由振荡回路的框图中可得到：A *X X i o =，F *X X o f =，所以F *A *X X i f =。

只要：
1F *A = （式1-9）
式中A 和F 都是向量，其中A=|A|*∠A ，F=|F|*∠F ，即各自的模乘以各自的相角。

那么就有i f X X =。

即反馈信号无论是幅度还是相位都等于输入信号。

这时候，完全可以撤掉输入信号，把反馈信号直接作为输入信号送给放大回路。

即把图中的虚线变成实线，电路的状态将保持不变。

即出现没有输入信号，也能获得稳定的输出。

要维持这种状态的充要条件就是式（5）成立。

而（5）式可分解为幅度条件（5.1）式和相位条件（5.2）式：
幅度条件： |A|*|F|=1 （式1-10）
相位条件： ∠A+∠F=π2n , n=0,±1, ±2,…… （式1-11）
晶体的等效电路
图3-3-2 石英晶体等效电路
等效电路中各参数的含义：
L ：表示机械振动的惯性，其值约为几毫亨到几十亨。

R ：表示机械振动的摩擦损耗，其值约为几十到几百欧姆。

理想晶体R=0。

C ：表示机械振动的弹性，其值约为0.01到0.1pF 。

C 。

：表示晶体两金属电极间构成的静电电容，远大于C ，为几十皮法。

晶体的电抗特性
由晶体的等效电路可看出，其内部含有感性部件和容性部件，由电感和电容对不同频率的信号呈现不同的阻抗的特性知，对于不同频率的信号，晶体将呈现不同的阻抗值。

令其阻抗的表达式为：Z=R+jX 。

则实部R 即为等效电路中的电阻R ，虚部是等效电路中L 、C 、Co 的各自电抗按串并联规律叠加的结果。

)LCCo C Co (j LC 1C
j 1L j Co j 1C j 1L j Co j 1X 22ωωωωωωωωω-+-=+++=）（ （式1-12） 式中f 2πω=。

从上式可看出，晶体等效电路的电抗是频率f)2(πω=的函数，对不同频率的信号，呈现不同的电抗。

用函数图像描述，即得到晶体的电抗特性曲线。

图3-3-4 晶体电抗特性曲线
晶体的并联谐振和串联谐振
由晶体的等效电路可发现，在L 、R 、C 之路，L 和C 串联，只要信号频率能满足L 的感抗和C 的容抗相互抵消时，在该支路上将发生串联谐振。

串联谐振时，X=0。

即式（1）的分子等于零。

因此得串联谐振的谐振频率
LC 21
f s π= （式1-13）
此时，该支路呈现纯阻性，等效电阻为R ，整个网络的阻抗等于R 并联Co 的容抗。

当信号频率在s f 和p f 之间时，L 、R 、C 支路呈感性，将与Co 产生并联谐振，石英晶体等效阻抗为无穷大。

并联谐振时，X=∞。

即式（2）的分母为零，因此可得并联谐振频率
Co
C 1f Co C CoC
L 21f s p +=+=
π （式1-14）
因为C<<Co ，所以p f ≈s f 。

反映到图像上就是晶体呈感性的区域很狭窄，在感性区域内电抗特性曲线很陡峭。

在晶体并联谐振的放大电路里边，就是让晶体工作在感性区域内，利用晶体具有对频率变化的很灵敏的补偿能力实现频率的稳定。

晶体起振分析
对于并联型晶体振荡电路，晶体与C1、C2 构成并联谐振回路。

晶体工作在感性区，相当于一个电感。

可见并联型晶体振荡电路完全可以用电容三点式LC 振荡电路的理论来分析。

图3-3-5 并联型晶体振荡电路（共射级放大）
对于串联型晶体振荡电路，T1一级为共基极放大电路，T2一级为共集电极放大电路，两者输出信号对输入信号都不反相。

因此断开由Rf 和晶体构成的反馈回路，在输入端给一个瞬时极性为+的信号，在输出端也得到一个瞬时极性为正的信号。

只有石英 晶体呈纯阻性、即发生串联谐振时，反馈信号的极性才跟输出信号一致。

满足相位条件。

图3-3-6 串联型晶体振荡电路（共射极+共集电极）
再看幅度条件：A=A1*A2，R
R R R F f e1e1++=，其中R 为晶体发生串联谐振时的等效电阻。

因此只要调整Rc 、Re2、Re1、Rf 的值，使得A1*A2*F=1。

即可以满足幅度条件。

从而起振，振荡频率LC 21
f 0π=。

➢ 晶体振荡电路用作芯片时钟时的电路分析
图3-3-7 晶体振荡电路用作芯片时钟
在这种应用中，放大环节通常都是在芯片内部已经做好了，放大倍数A 通常都是固定了。

对于我们使用者来说需要选择合适的电容值C1和C2。

为便于分析，将芯片内部的放大环节用最简单的共射级放大电路来代替，同时将晶体用晶体等效电路来代替。

得到上面电路的等效电路如下图所示。

图3-3-8交流等效电路
在上面的交流等效电路中，可以看到三极管的三个极直接跟电容相连，并联型晶体振荡电路中晶体工作在感性区，因此对于电容三点式LC 振荡电路和并联型晶体振荡电路的分析结论对此处仍然完全适用。

先看相位条件，芯片内部的反响放大器将输入信号反相，即∠A=180度。

外部反馈网络中，可以很明显地看到，Uf 和Uo 反相，即∠F=180度。

从而满足相位条件。

至于幅度条件，|A|是由IC 本身所决定的，
1
221o f C C |C j 1C j 1
||U U ||F |=-=-=ϖϖ （式1-15）
只要C2和C1的比值选定的合适，则|A|*|F|=1的幅度条件也是可以满足的。

其振荡频率为：
s
C C p 0
C C C C 2
12
102
12
100f LC
21f Co
C CoC L
21C C C
C C C )
C C C C C(C L
21
f 0
2
12
1=≈
−−→−=+≈
−−−→−+++++
=
<<≈+πππ （式1-16）
关键参数
标称频率：
指晶体元件规范中所指定的频率，也即用户在电路设计和元件选购时所希望的理想工作频率。

调整频差：
基准温度时，工作频率相对于标称频率的最大允许偏离。

常用ppm （1/106）表示。

温度频差：
在整个温度范围内工作频率相对于基准温度时工作频率的允许偏离。

常用ppm （1/106）表示。

老化率：
指在规定条件下，由于时间所引起的频率漂移。

这一指标对精密晶体是必要的，但它“没有明确的试验条件，而是由制造商通过对所有产品有计划抽验进行连续监督的，某些晶体元件可能比规定的水平要差，这是允许的”（根据IEC 的公告）。

老化问题的最好解决方法只能靠制造商和用户之间的密切协商。

谐振电阻（Rr ）：
指晶体元件在谐振频率处的等效电阻，当不考虑C0的作用，也近似等于所谓晶体的动态电阻R1或称等效串联电阻(ESR)。

这个参数控制着晶体元件的品质因数，还决定所应用电路中的晶体振荡电平，因而影响晶体的稳定性以致是否可以理想的起振。

所以它是晶体元件的一个重要指标参数。

一般的，对于一给定频率，选用的晶体盒越小，ESR 的平均值可能就越高；绝大多数情况，在制造过程中并不能预计具体某个晶体元件的电阻值，而只能保证电阻将低于规范中所给的最大值。

负载谐振电阻（RL ）：
指晶体元件与规定外部电容相串联，在负载谐振频率FL 时的电阻。

对一给定晶体元体，其负载谐振电阻值取决于和该元件一起工作的负载电容值，串上负载电容后的谐振电阻，总是大于晶体元件本身的谐振电阻。

负载电容（CL ）：
与晶体元件一起决定负载谐振频率FL 的有效外界电容。

晶体元件规范中的CL 是一个测试条件也是一个使用条件，这个值可在用户具体使用时根据情况作适当调整，来微调FL 的实际工作频率（也即晶体的制造公差可调整）。

但它有一个合适值，否则会给振荡电路带来恶化，其值通常采用10pF 、15pF 、20pF 、30pF 、50pF 、∝等，其中当C L 标为∝时表示其应用在串联谐振型电路中，不要再加负载电容，并且工作频率就是晶体的（串联）谐振频率Fr 。

用户应当注意，对于某些晶体（包括不封装的振子应用），在某一生产规范既定的负载电容下（特别是小负载电容时），±0.5pF 的电路实际电容的偏差就能产生±10×10-6的频率误差。

因此，负载电容是一个非常重要的订货规范指标。

已知负载电容，可以求得外部电容：（C S 为印刷板上的杂散电容）
C L =C L1×C
L2C L1
+C L2
+C S （式1-17）。