DFT(可测性设计、制造测试)

DFT Introduce 2016/7/29
DFT Summary
Scan Chain
BIST
Boundary Scan/Ntree
DFT: design for test(可测性设计)
测试分功能测试和制造测试
功能测试主要寻找设计上可能存在的错误，用来验证电路中的逻辑行为 制造测试用于寻找在制造过程中可能存在的制造缺陷（开路、短路等）
DFT是为了使制造测试尽可能简单，覆盖率尽可能高，而在电路中加入一些特殊逻辑的设计方法
DFT分类:
Scan: 扫描电路主要测试寄存器和组合逻辑。

工具生成
BIST: 内建自测试，电路自己生成测试向量对自己进行测试，主要用在IP测试，我们常用的就是测试RAM用的MBIST电路。

工具生成或者RTL设计
Boundary Scan: 测试IO，已及芯片与芯片之间互连测试。

工具生成
Ntree: 测试IO，功能比Boundary Scan少，但是面积也比Boundary Scan小。

RTL设计
DFT Summary
Scan Chain
BIST
Boundary Scan/Ntree
将电路中的普通触发器（flip-flops）替换为具有扫描能力的扫描触发器，如下图:当S=0时，触发器为正常的功能输入，而当S=1时，触发器为扫描输入。

将扫描触发器连在一起
Scan PIN可以和function pin共享，也可以是专用PIN，视实际应用而定
Scan PIN define example:
Stuck-At Fault
Fault类型有很多，这里主要讨论Stuck-At Fault(固定故障)，某个信号的值被固定为某一电平值(0 或1)
Uncontrollable Clock Fix Example
Note: Uncontrollable Asynchronous Sets and Resets也需要FIX
下图为SCAN的几个主要过程，可以看出shfit占用了大部分时间，这个时间取决于scan chian的长度
一般说来，要定一个故障覆盖率指标，比如95% ，
DFT Summary
Scan Chain
BIST
Boundary Scan/Ntree
电路结构
MBIST
MBIST有多种算法
MBIST可用工具产生，也可设计RTL实现，我们是通过设计RTL 实现的，采用的是MARCH C+ 算法
DFT Summary
Scan Chain
BIST
Boundary Scan/Ntree
Boundary Scan
边缘扫描是欧美一些大公司联合成立的一个组织——联合测试行动小组（JTAG）为了解决PCB板上芯片与芯片之间互连测试而提出的一种解决方案。

由于该方案的合理性，它于1990年被IEEE采纳而成为一个标准，即IEEE1149.1
JTAG PIN:
TDI : test data in
TDO : test data out
TCK:test clock
TMS :test mode select
TRST: TAP复位信号（可选）
Boundary Scan一般是用工具做，在芯片的每一个IO上增加一个Boundary Scan Cell，然后再将这些Boundary Scan Cell连成一起，从而构成一条扫描链。

Boundary Scan Cell有多种，如下是输入/输出的Boundary Scan Cell例子
以输出Boundary Scan Cell来说明，Boundary Scan Cell的通路有四条Pi->PO: 正常功能
SI->SO: 移位操作
SI->PO: 移位到功能IO
PI->SO: 抓取功能IO的data进行移位
NTREE(nand tree)
对Input进行Nand操作，将测试结果通过Output送出观察，通过设计RTL实现。

优点：面积小
缺点：只能测本芯片IO的某个方向
对输入（a，b，c）来说，每一个输入都实现了0<->1的互相翻转。

而在输出（d）测，我们可以观察到1<->0翻转的输出波形
a b c d
0001。