数字逻辑 数字系统设计方法及实例分析

第八章 数字系统设计方法及实例分析
Name浮动菜单
从SNF文件输入观测节点
第八章 数字系统设计方法及实例分析
③ 设置时钟Clk。
• 在“Overwrite Clock”对话框中设置适当的时钟周期。
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④ 运行仿真。
• 选择管理器窗口菜单“Maxplus II”Simulator，出现
方框图是系统设计的初步，其设计是一个自顶向下， 逐步细化的过程。
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2.算法流程图 算法流程图简称流程图，一般用来表示算法。 算法是按照先后顺序排列的计算步骤，与电路 的时序无关。 流程图的基本符号有四种：用圆圈表示的起点
和终点、用矩形框表示的传输框和用菱形框表 示的判断框
建立文本输入文件，如VHDL，Verilog HDL 文件
可建立波形输入模拟文件
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文本输入界面
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• 输入完成后应先保存文件。文件名称修改为和当前设 计实体的名称一致。
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（3）编译文件 • 若要编译某个文件，应将该文件设置为当前项目文件。 方法是：选择”File””Project””Set Project to Current File”。设置完成后即可对源文件进行编译， 选择”Maxplus II””Compiler”，在弹出的窗口中点 击 “Start” 进行编译。
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3. 算法状态机（ASM）图 状态机也称为有限状态机或算法状态机（ASM）， 它和时序系统相同。ASM图是状态图和流程图之间 交叉的一种工具，也可称为ASM表。
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8.1.3 数字系统设计方法
1.层次化结构设计
在用分立元件或者中、小规模集成电路进行逻辑设计 时，整个电路由许多集成块或分立元件组成，设计者 有意无意地都会接受一些结构化设计思想。但是在用 大规模集成电路进行系统设计时，所有模块都集成在 一块大规模芯片上，系统的结构就变得不明显了。 层次化结构设计既是一种设计方法，更是一种设计思 想。
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MAXPLUS II的管理器窗口
第八章 数字系统设计方法及实例分析
1.MAXPLUSII的设计过程 （1）设计输入 （2）项目处理 （3）项目校验 （4）项目编程
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2. MAXPLUSII的基本操作
(1) 新建项目
(2) 设计输入 (3) 编译文件 (4) 项目校验 ① 建立波形输入文件
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• 本例中所用的ACEX1K EP1K30TC144-3类似于FLEX
系列，所以应对其进行“配置”：将下载电缆一端插 入LPT1（并口），另一端插入实验箱并打开电源。从 “MAX＋plus II”菜单下选择“Programmer”，可打 开“Programmer” 对话框。单击“Configure”按钮即 可完成配置。就可对实验电路验证。
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完成管脚锁定后的原理图
第八章 数字系统设计方法及实例分析 （7）器件编程/配置
• 在通过项目编译后可生成文件＊.sof用于下载。在常用 Altera公司的器件中，一类为MAX系列，另一类为 FLEX系列。其中MAX系列为CPLD结构，编程信息 以EEPROM方式保存，故对这类器件的下载称为编程。 FLEX系列属于FPGA，其逻辑块LE及内部互连信息 都是通过芯片内部的存储器单元阵列完成的，这些存 储器单元阵列可由配置程序装入。存储器单元阵列采 用SRAM方式，对这类器件的下载称为配置。因为 MAX系列编程信息以EEPROM方式保存，FLEX系列 的配置信息采用SRAM方式保存，所以系统掉电后， MAX系列编程信息不丢失。而FLEX系列的配置信息 会丢失，需每次系统上电后重新配置。
库选择区
用户库元件列表区，列 出已经完成的设 计模块
图形编辑器窗口及对话框
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在图形编辑器中完成电路图连线
29进制计数器
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（6）目标器件选择与管脚锁定 • 在管理器窗口中选择“Assign”“Device”，出现 “Device”对话框，在“Device Family”项通过下拉菜 单选择器件族，接下来在“Device”项选择具体的器件 芯片。例如本例中选择ACEX1K系列的 EP1K30TC144-3芯片。选择完成后确定退出。通常， 器件选择可以在编译之前完成。
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• 对于这种树形结构的系统，存在两种设计思想或方法， 即“自顶向下”（top-down）和“自底向上” （bottom-up）设计。 • 在使用大规模集成电路时，特别是使用可编程逻辑器 件进行设计时，自顶向下的设计会有更多的优点。因 为这样对设计者的限制较小。设计者在进行系统分解 和叶子模块的描述时，没有太多的标准部件和标准模 块的限制，可以尽可能按照性能要求进行设计。
② 在波形编辑器窗口的“name”项下单击鼠标右键出 现浮动菜单，选择“Enter Nodes from SNF…”，打开 如图所示的对话框。在该对话框中点击右上角的 “List”按钮，则当前设计项目的信号将在窗口左侧的 “Available Nodes & Groups”下列出，随后点击窗口 中部的“=>”按钮，将信号加载到右侧的“Selected Nodes & Groups”下。点击“OK”确定。保存该文件， 使用默认的文件名。
8.2 常用数字系统开发软件介绍
• 8.2.1 MAX PLUSII
• MAX PLUSII是ALTERA公司推出的第三代PLD开发 系统，它是一个完全集成化、易学易懂的可编程逻辑 设计环境，可以在多种平台上运行。 • 特别地，MAX PLUSII通常被认为是最易使用，人机 界面最为友好的数字系统开发软件，尤其适合于初学 者使用。本章后面所涉及到的一系列实例，将在MAX PLUSII环境下进行设计。
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（2）设计输入 • 在管理器窗口中选择“File”菜单中的“New…”子项， 将出现如图所示的对话框。本例中首先设计底层十进 制计数器，选择第三种：“文本输入方式”，确定后 将出现“文本编辑”窗口。在此窗口中录入VHDL源 程序。 选择该项可建立一个图形输入文件
文件格式使用默认格式：gdf 可编辑用户生成的符号文件
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2. 系统结构的分解 由于系统结构是分层次的，所以在系统设计的过程 中，必然伴随着对系统的分解，而且这样的分解可
以各个不同的层次上进行。整个系统就是由不同层 次上的各个模块连接而成的，如同一棵倒着的树 。
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结构模型
性能 模型
图8-8 系统的树形层次结构
② 加载信号
③ 设置时钟 ④ 运行仿真 ⑤ 目标器件选择与管脚锁定 ⑥ 编程下载
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例8.2 设计一个模为29的计数器 （1）新建项目。
启动MAXPLUS II，进入管理器窗口
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• 用户在开始时需要为自己的设计指定一个项目名称。
用户的所有设计内容将保存在所选择的目录中。目录 以英文或数字命名。请注意，用户应将设计内容保存 在文件夹中而不是根目录下。
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8.1数字系统的基本概念及设计方法
8.1.1 数字系统的基本模型 数字系统一般由输入/输出接口、数据处理器和控制器
三部分构成， 。其中输入/输出接口完成物理量和数字
量的相互转换，实现人机交互功能，数据处理器和控制 器则是对数字量进行处理的功能部件，又称为数字逻辑 子系统。
连成顶层29进制计数器。
• 在 “新建文件类型”对话框中选择图形输入方式，进 入图形编辑器窗口，在窗口空白区域内鼠标双击即可 打开“Enter Symbol”对话框。在该对话框中可选择需 要输入的元件／逻辑符号。例如可选择一个计数器， 一个与门等。
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元件符号名输入区，可 直接输入
视图区：显示器件视图（管脚锁定情况） 或逻辑阵列块视图（显示逻辑资 源使用或分配情况）
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• 为将clk信号锁定在EP1K30TC144-3的125号管脚上， 可先将鼠标移动节点显示区的“clk”左边，按下鼠标 左键，拖动鼠标至视图区中125号管脚的空白矩形处即 完成该管脚锁定。其他引脚据此方法锁定。完成管脚 锁定后，重新编译使之生效。
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（4）项目检验 • 若编译通过，则说明语法正确。但仍需判断设计项目 的逻辑是否正确，这就需要借助于仿真。
① 在新建文件类型对话框中选择第四种文件类型，即 “Waveform Editor File（.scf）”，将会出现波形编 辑器窗口。
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8.2.2 QUARTUS II
• QUARTUS II是Altera公司最新的CPLD/FPGA开发工
具（目前版本为9.0），它提供了完全集成的且与电路 结构无关的开发包环境，具有数字逻辑设计的全部特 性。QUARTUS II完全支持VHDL、Verilog的设计输 入、基于图形的设计输入方式以及集成系统设计工具， 它可以把设计、综合、布局布线以及系统的验证全部 都整合到一个无缝的环境中，其中包括和第三方EDA 工具的接口，具有更好的综合效果。
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管脚锁定是指将输入／输出信号安排在器件的指定管 脚上，过程如下：从“MAX+plusII”菜单下选择 “Floorplan Editor”。打开平面布置图编辑器窗口。
节点显示区： 显示没有被锁定管脚的输入输出信号及 内部节点
分别控制在显示区显示： 最后编译器编译的 结果； 或显示当前分配情况
关的一个操作。控制器决定系统算法的步骤，必须具 有记忆能力，所以控制器应是时序电路
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8.1.2 数字系统设计的描述工具
1.方框图 方框图用于描述数字系统的模型，是系统设计阶段最 常用的描述手段。方框图可以详细描述数字系统的总 体结构，并作为进一步详细设计的基本依据。
（2）若干内部寄存器构成的寄存器组；
（3）专用的控制网络 。
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2.控制器的构成 • 为了让数字系统执行复杂的任务，必须将任务转化为 一个个操作和测试序列，通常称为算法。 • 控制器的任务就是用来产生与操作序列对应的控制信 号序列，每个控制信号控制数据处理器执行与算法相
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数字逻辑子系统 外部输入 控制信号
输入接口
控制器
输出Biblioteka Baidu口
外部输出 控制信号
时钟
控制 信号
状态 信号
输入信号
输入接口
数据 处理器
输出接口
输出信号
图8-1 数字系统的一般模型
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• 1.数据处理器的构成 数据处理器的结构取决于所要求的处理功能，一般应 包含三个基本部分 ： （1）由控制信号C控制的组合逻辑网络；
“Timing Simulation“时序仿真对话框。点击“Start” 运行仿真，随后在波形编辑窗口中将会看到仿真结果。
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时序仿真对话框
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仿真运行结果
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（5）顶层图实现 • 底层10进制计数器设计完成后，可以通过画图的方式
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3. 自顶向下的设计方法
自顶向下设计方法的基本设计过程可分为：系统性能 描述、系统结构分解、产生系统结构模型、描述叶子模 块和逻辑综合产生门级实现等步骤 ： （1）系统性能描述； （2）系统结构分解 ； （3）对叶子模块进行数据流描述；
（4）逻辑综合
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第八章 数字系统设计方法及实例分析
1. QUARTUS II的基本设计流程
• 设计输入：对系统进行硬件描述，可使用文本编辑器、块