计 数 器
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图11-22是用JK触发器组成的4位二进制同步加计数 器，J＝K。
计数脉冲CP 清零脉冲CR
1K R C1 1J
JK0 Q0
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1K R C1 1J
JK0 Q1
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1K R C1 1J
JK0
Q2
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1K R C1 1J
JK0
Q3
图11-22 JK触发器组成的4位二进制同步加计数器逻辑电路图
从上述两个二进制异步计数器分析可得出二进制异步 计数器有如下特点：
（1）n位二进制异步计数器由n个处于计数工作状态 的触发器组成。各触发器之间的连接方式由加、减计数 方式及触发器的触发方式决定。对于加计数器，低位触 发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连 （即进位信号应从触发器的Q 端引出），对于减计数器， 各触发器的连接方式则相反。
(2)在二进制异步计数器中，高位触发器的状态翻转 必须在低一位触发器产生进位信号（加计数）或借位信 号（减计数）之后才能实现。故又称这种类型的计数器 为串行计数器。也正因为如此，异步计数器的工作速度 较低。
3.二进制同步加计数器
为了提高计数速度，可采用同步计数器，其特点是， 计数脉冲同时接于各位触发器的时钟脉冲输入端，当计 数脉冲到来时，各触发器同时被触发,应该翻转的触发器 是同时翻转的，没有各级延迟时间的积累问题。同步计 数器也可称为并行计数器。
图11-22可知，各位触发器的时钟脉冲输入端接同一 计数脉冲CP，各触发器的驱动方程分别为：
J0=K0=1 J1=K1=Q0 J2=K2=Q0Q1
J3=K3=Q0Q1Q2
假设同步加计数器的初始状态为0000，因为J0=K0=1， 所以每输入一个计数脉冲CP，最低位触发器D0就翻转一 次，其它位的触发器Di（i=1,2,3,4）仅在Ji＝Ki＝Qi1=Qi-2=…Q0=1时，在CP下降沿到来时发生翻转，其状 态表如表11-5所示：
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Biblioteka Baidu
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1.2 十进制计数器
1.十进制计数器状态表和逻辑电路图
十进制计数器的计数规律是“逢十进一”，它是用四 位二进制数表示对应的十进制数，所以又称为二—十进 制计数器。
四位二进制可以表示十六种状态，而十进制数只有十 种状态，为此需要去掉六种状态，具体去掉哪六种状态 根据需要而定。目前使用比较典型的是8421编码的十进 制计数器。
1.1 二进制计数器
1.二进制异步加计数器
（1）电路结构。 图11-17是三位二进制异步加计数器逻辑电路图，该 电路由3个上升沿触发的D型触发器组成。
清零脉冲CR
计数脉冲CP
R >
>
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1D C1 R D0 Q0
1D C1 R D1 Q1
1D C1 D2
Q2
图11-17
三位二进制异步加计数器具有如下特点：
图11-18 三位二进制 异步加计数器状态图
图11-19 三位二进制异步加计数器时序图
图11-18的状态图可知，计数器的初始状态为000， 每输入一个计数脉冲，计数器的状态按二进制递增（加 1），第8个计数脉冲后，计数器又回到了000状态，所以 三位二进制加计数器又称模八（M=8）加计数器。
图11-19的时序图可知，Q0、Q1、Q2的周期分别是 计数脉冲（CP）周期的2倍、4倍、8倍，即Q0、Q1、Q2 的的频率分别是计数脉冲CP的1/2、1/4和1/8，称为二分 频、四分频、八分频，所以计数器也可当分频器使用。
表11-5 图11-22同步加计数器的状态表
计数脉
冲CP
Q3
0
0
1
0
2
0
3
0
4
0
5
0
6
0
7
0
8
0
9
0
10
0
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0
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电路状态
Q2
Q1
0
0
0
0
0
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0
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0
0
0
0
0
0
0
0
0
0
0
等效十
Q0
进制数
0
0
1
1
1
2
1
3
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4
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1
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8421编码的十进制计数器的状态表如表11-6所示：
表11-6 8421编码的十进制计数器的状态表
脉冲数(CP) 二 进 制 数
Q3 Q2 Q1 Q0
0
0
0
00
1
0
0
01
2
0
0
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3
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0
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十进制数
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（1）每个D型触发器输入端是本D型触发器Q端信号， 因而Q n1 Q n ；
（2）计数脉冲CP加到最低位触发器的脉冲控制端— —C端；
（3）每个触发器的Q端输出信号接到相邻高位触发器 的脉冲控制端——C端。
（2）原理分析。 假设各触发器初始状态均处于“0”态，即计数器为0， 根据异步加计数器电路图和D型触发器的工作特性，可得 到三位二进制异步加计数器的状态图和时序图，它们分 别如图11-18和11-19所示。
2.二进制异步减计数器
图11-20和图11-21是三位二进制异步减计数器的逻 辑电路图和状态图。
清零脉冲CR 计数脉冲CP
R >
>
>
1D C1 R D0
1D C1 R D1
1D C1 D2
Q0
Q1
Q2
图11-20 三位二进制异步减计数器逻辑电路图
图11-21 三位二进制异步减计数器状态图
设三位二进制异步减计数器的初始状态为000，第一 个脉冲到达以后，触发器D0由0翻转为1（Q0的借位信 号），此上升沿使触发器D1由0翻转为1（Q1的借位信 号），这个上升沿又使D2由0翻转为1，即计数器由000 变成为111状态。在这一过程中，Q0向Q1借位，Q1向Q2 进行了借位，此后，每输入1个脉冲，计数器按二进制状 态减1。
电工电子技术
计数器
在数字电路中，计数器是广泛应用的逻辑器件之一， 它不仅可以记录脉冲的个数，还可以实现分频、定时、 产生脉冲序列等功能。例如，在计算机中，时序发生器、 分频器、指令计数器等一般都使用计数器。
目前，计数器的种类有很多，按时钟脉冲输入方式不 同，分为同步计数器和异步计数器；按进位体制不同， 分为二进制计数器、十进制计数器等；按计数增减趋势 不同，分为加计数器、减计数器和可逆计数器。
图11-23是由JK触发器组成的十进制同步计数器
2.十进制计数器的波形图 图11-23中JK触发器组成的十进制同步计数器的波形
图如图11-24所示：
图11-24十进制计数器的波形图
1.3 计数器的应用
1.常用集成计数器
计数脉冲CP 清零脉冲CR
1K R C1 1J
JK0 Q0
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JK0 Q1
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Q2
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JK0
Q3
图11-22 JK触发器组成的4位二进制同步加计数器逻辑电路图
从上述两个二进制异步计数器分析可得出二进制异步 计数器有如下特点：
（1）n位二进制异步计数器由n个处于计数工作状态 的触发器组成。各触发器之间的连接方式由加、减计数 方式及触发器的触发方式决定。对于加计数器，低位触 发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连 （即进位信号应从触发器的Q 端引出），对于减计数器， 各触发器的连接方式则相反。
(2)在二进制异步计数器中，高位触发器的状态翻转 必须在低一位触发器产生进位信号（加计数）或借位信 号（减计数）之后才能实现。故又称这种类型的计数器 为串行计数器。也正因为如此，异步计数器的工作速度 较低。
3.二进制同步加计数器
为了提高计数速度，可采用同步计数器，其特点是， 计数脉冲同时接于各位触发器的时钟脉冲输入端，当计 数脉冲到来时，各触发器同时被触发,应该翻转的触发器 是同时翻转的，没有各级延迟时间的积累问题。同步计 数器也可称为并行计数器。
图11-22可知，各位触发器的时钟脉冲输入端接同一 计数脉冲CP，各触发器的驱动方程分别为：
J0=K0=1 J1=K1=Q0 J2=K2=Q0Q1
J3=K3=Q0Q1Q2
假设同步加计数器的初始状态为0000，因为J0=K0=1， 所以每输入一个计数脉冲CP，最低位触发器D0就翻转一 次，其它位的触发器Di（i=1,2,3,4）仅在Ji＝Ki＝Qi1=Qi-2=…Q0=1时，在CP下降沿到来时发生翻转，其状 态表如表11-5所示：
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1.2 十进制计数器
1.十进制计数器状态表和逻辑电路图
十进制计数器的计数规律是“逢十进一”，它是用四 位二进制数表示对应的十进制数，所以又称为二—十进 制计数器。
四位二进制可以表示十六种状态，而十进制数只有十 种状态，为此需要去掉六种状态，具体去掉哪六种状态 根据需要而定。目前使用比较典型的是8421编码的十进 制计数器。
1.1 二进制计数器
1.二进制异步加计数器
（1）电路结构。 图11-17是三位二进制异步加计数器逻辑电路图，该 电路由3个上升沿触发的D型触发器组成。
清零脉冲CR
计数脉冲CP
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1D C1 R D0 Q0
1D C1 R D1 Q1
1D C1 D2
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图11-17
三位二进制异步加计数器具有如下特点：
图11-18 三位二进制 异步加计数器状态图
图11-19 三位二进制异步加计数器时序图
图11-18的状态图可知，计数器的初始状态为000， 每输入一个计数脉冲，计数器的状态按二进制递增（加 1），第8个计数脉冲后，计数器又回到了000状态，所以 三位二进制加计数器又称模八（M=8）加计数器。
图11-19的时序图可知，Q0、Q1、Q2的周期分别是 计数脉冲（CP）周期的2倍、4倍、8倍，即Q0、Q1、Q2 的的频率分别是计数脉冲CP的1/2、1/4和1/8，称为二分 频、四分频、八分频，所以计数器也可当分频器使用。
表11-5 图11-22同步加计数器的状态表
计数脉
冲CP
Q3
0
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0
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电路状态
Q2
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等效十
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进制数
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8421编码的十进制计数器的状态表如表11-6所示：
表11-6 8421编码的十进制计数器的状态表
脉冲数(CP) 二 进 制 数
Q3 Q2 Q1 Q0
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0
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十进制数
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（1）每个D型触发器输入端是本D型触发器Q端信号， 因而Q n1 Q n ；
（2）计数脉冲CP加到最低位触发器的脉冲控制端— —C端；
（3）每个触发器的Q端输出信号接到相邻高位触发器 的脉冲控制端——C端。
（2）原理分析。 假设各触发器初始状态均处于“0”态，即计数器为0， 根据异步加计数器电路图和D型触发器的工作特性，可得 到三位二进制异步加计数器的状态图和时序图，它们分 别如图11-18和11-19所示。
2.二进制异步减计数器
图11-20和图11-21是三位二进制异步减计数器的逻 辑电路图和状态图。
清零脉冲CR 计数脉冲CP
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图11-20 三位二进制异步减计数器逻辑电路图
图11-21 三位二进制异步减计数器状态图
设三位二进制异步减计数器的初始状态为000，第一 个脉冲到达以后，触发器D0由0翻转为1（Q0的借位信 号），此上升沿使触发器D1由0翻转为1（Q1的借位信 号），这个上升沿又使D2由0翻转为1，即计数器由000 变成为111状态。在这一过程中，Q0向Q1借位，Q1向Q2 进行了借位，此后，每输入1个脉冲，计数器按二进制状 态减1。
电工电子技术
计数器
在数字电路中，计数器是广泛应用的逻辑器件之一， 它不仅可以记录脉冲的个数，还可以实现分频、定时、 产生脉冲序列等功能。例如，在计算机中，时序发生器、 分频器、指令计数器等一般都使用计数器。
目前，计数器的种类有很多，按时钟脉冲输入方式不 同，分为同步计数器和异步计数器；按进位体制不同， 分为二进制计数器、十进制计数器等；按计数增减趋势 不同，分为加计数器、减计数器和可逆计数器。
图11-23是由JK触发器组成的十进制同步计数器
2.十进制计数器的波形图 图11-23中JK触发器组成的十进制同步计数器的波形
图如图11-24所示：
图11-24十进制计数器的波形图
1.3 计数器的应用
1.常用集成计数器