Design_compiler经典教程

微电子学实验室

实验教程

ASIC综合器软件——Design Compiler实验

2006-7

Design Compiler实验

前言

Design Compiler（简称DC）是synopsys公司的ASIC综合器产品，它可以完成将硬件描述语言所做的RTL级描述自动转换成优化的门级网表。DC得到全球60多个半导体厂商、380多个工艺库的支持。Synopsys的逻辑综合工具DC占据91%的市场份额。DC是工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库将输入的VHDL或者Verilog的RTL描述自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。

本实验对DC软件的使用进行简单的介绍，熟悉和掌握综合器软件使用中的基本概念和术语，了解如何对数字电路施加约束，掌握同步数字电路设计、约束和优化的方法，了解时钟的概念，理解同步电路静态时序分析（STA）的方法和时序报告。

西安交通大学微电子学实验室

实验1setup和synthesis流程

实验准备

有两种界面可以运行Design Compiler：

1)命令行界面，dc_shell-xg-t；

2)图形用户界面(GUI)，Design Vision。

本次实验主要运用GUI模式。图1.1给出了RTL逻辑综合的直观概念和简要流程。

图1.1 RTL逻辑综合的直观概念和简要流程。

在DC中，总共有8种设计对象：

z设计(Design)：一种能完成一定逻辑功能的电路。设计中可以包含下一层的子设计。

z单元(Cell)：设计中包含的子设计的实例。

z参考(Reference)：单元的参考对象，即单元是参考的实例。

z端口(Port)：设计的基本输入输出口。

z管脚(Pin)：单元的输入输出口。

z连线(Net)：端口间及管脚间的互连线。

z时钟(Clock)：作为时钟信号源的管脚或端口。

z库(Library)：直接与工艺相关的一组单元的集合。

Design Compiler实验

检查.synopsys_dc.setup文件

DC使用名为“.synopsys_dc.setup”的启动文件，用来指定综合工具所需要的一些初始化信息。启动时，DC会以下述顺序搜索并装载相应目录下的启动文件：

1)、DC的安装目录；

2)、用户的home目录；

3)、当前启动目录。

1.将实验文件拷至自己的工作目录：

u n i x%c d~

u n i x%c p–r/c a d/L a b s/s y n o p s y s/d c/D C_1_2004.12./

2.进入risc_design文件夹。用文本编辑器或者文本编辑命令vi打开.synopsys_dc.setup文

件。

u n i x%c d D C_1_2004.12/r i s c_d e s i g n

u n i x%l s–a

3.检查以下语句是否在.synopsys_dc.setup文件中。

set target_library "core_slow.db"

set link_library "* core_slow.db"

set symbol_library "core.sdb"

set sh_enable_line_editing true z target_library用于设置综合时所要映射的库，target_library中包含有单元电路的延迟信息，DC综合时就是根据target_library中给出的单元电路的延迟信息来计算路径的延迟。z link_library是链接库，它是DC在解释综合后网表时用来参考的库。一般情况下，它和目标库相同；当使用综合库时，需要将该综合库加入链接库列表中。

注意：在link_library的设置中必须包含’*’, 表示DC在引用实例化模块或者单元电路时首先搜索已经调进DC memory的模块和单元电路，如果在link library中不包含’*’，DC 就不会使用DC memory中已有的模块，因此，会出现无法匹配的模块或单元电路的警告信息(unresolved design reference)。

z symbol_library为指定的符号库。symbol_library是定义了单元电路显示的Schematic的库。用户如果想启动design_analyzer或design_vision来查看、分析电路时需要设置symbol_library。

z synthetic_library是DesignWare综合库，在初始化DC的时候，不需要设置标准的DesignWare库standard.sldb用于实现HDL描述的运算符，对于扩展的DesignWare，需要在synthetic_library中设置，同时需要在link_library中设置相应的库以使得在链接的时候DC可以搜索到相应运算符的实现。

z search_path指定了综合工具的搜索路径。

图1.2给出了实验将要用到的文件夹risc_design的结构。实验的HDL源代码(source code)已经被转换为ddc格式，保存在子文件夹unmapped下。注意：在所有实验中，都必须在文件夹下risc_design启动Design Compiler。

西安交通大学微电子学实验室

启动design vision

1. 在risc_design 目录下启动design vision 。留意LOG 区域的信息”Starting shell in XG mode…” risc_design>synopsys.setup risc_design>design_vision-xg

2. 选择菜单File —>Setup ，检查库是否设置正确。点击Cancel 关闭窗口。

图1.2 文件夹risc_design 的结构

图1.3 design vision 图形用户界面(GUI)