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library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity freqtest01 is

port(sysclk:in std_logic;----40mhz 时钟输入

clkin:in std_logic;-----待测频率信号输入

led:out std_logic_vector(5 downto 0);

seg7:out std_logic_vector(7 downto 0);----7段显示控制信号(abcdefg)

scan:out std_logic_vector(3 downto 0));---数码管地址选择信号

end;

architecture one of freqtest01 is

signal cnt:std_logic_vector(31 downto 0);-----用于分频的计数器

signal clk_cnt:std_logic;

signal cntp1,cntp2,cntp3,cntp4,cntp5,cntp6,cntp7,cntp8:std_logic_vector(3 downto 0); signal cntq1,cntq2,cntq3,cntq4:std_logic_vector(3 downto 0);

signal dat:std_logic_vector(3 downto 0);

begin

---------------------------------------0.5Hz分频---------

process(sysclk)

begin

if sysclk'event and sysclk='1' then

if cnt=39999999 then clk_cnt<=not clk_cnt;cnt<=(others=>'0');

else cnt<=cnt+1;

end if;

end process;

--------------------------------在一秒钟内计数-----

process(clkin)

begin

if clkin'event and clkin='1' then

if clk_cnt='1' then

if cntp1="1001" then cntp1<="0000";

if cntp2="1001" then cntp2<="0000";

if cntp3="1001" then cntp3<="0000";

if cntp4="1001" then cntp4<="0000";

if cntp5="1001" then cntp5<="0000";

if cntp6="1001" then cntp6<="0000";

if cntp7="1001" then cntp7<="0000";

if cntp8="1001" then cntp8<="0000";

else cntp8<=cntp8+1;end if;

else cntp7<=cntp7+1;end if;

else cntp6<=cntp6+1;end if;

else cntp5<=cntp5+1;end if;

else cntp4<=cntp4+1;end if;

else cntp3<=cntp3+1;end if;

else cntp2<=cntp2+1;end if;

else cntp1<=cntp1+1;end if;

else

if cntp1/="0000" or cntp2/="0000" or cntp3/="0000" or cntp4/="0000" or cntp5/="0000" or----对计数值锁存

cntp6/="0000" or cntp7/="0000" or cntp8/="0000" then

if cntp8/="0000" then cntq4<=cntp8;cntq3<=cntp7;cntq2<=cntp6;cntq1<=cntp5;led<="110000";