组合逻辑电路基本概念复习考试题

D）个。
C）个。
A、 1
B、 8
C、 10
12．（ B）不是组合逻辑电路。
A．加法器
D、 16 B．触发器
C． 数据选择器
D．译码器
13、数值比较器对 A、 B 两数进行比较时，首先进行比较的是 A、 B 的（ A）。
A、最高位
B、最低位
C、所有位
D、低位级联输入
15． 16 位输入的二进制编码器，其输出端有 ( C) 位。
A、编码器
B、译码器
C、数据选择器
D、计数器
6．分析组合逻辑电路时，不需要进行（ D）。
A． 写出输出函数表达式
B．判断逻辑功能
C．列真值表
D．画逻辑电路图
7．一块数据选择器有三个选择输入（地址输入）端，则它的数据输入端有（
A、 3
B、 6
C、 8
D、 1
10．一片四位二进制译码器，它的输出函数最多可以有（
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现
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象称为 竞争冒险 。
3． 8 线— 3 线优先编码器 74LS148 的优先编码顺序是 I 7 、 I 6 、 I 5 、…、 I 0 ，输出为
Y2 Y1 Y0 。输入输出均为低电平有效。当输入 010 。
I 7 I 6 I 5 … I 0 为 11010101 时，输出 Y2 Y1 Y0 为
4．3 线 —8 线译码器 74HC138 处于译码状态时，当输入 A2A1A0=001 时，输出 Y7 ~ Y0 =
11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫
数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫
数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用
C、数据选择器
D、数据比较器
23、组合逻辑电路中，正确的描述是（ A）。
A、没有记忆元件
B、包含记忆元件
C、存在有反馈回路
D、双向传输
26、超前进位加法器可以（ D）。
A、 精确计算
B、延长计算时间
C、提高计算容量
D、提高运算速度
27、将两片 8 线 -3 线编码器进行级联，可以构成（ B）编码器。
会有时间先后，这一现象称为 _________，由此而产生输出干扰脉冲的现象称为
。
竞争、冒险
4．所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路各
的
组合，而与电路的
无关。 输入状态、原来的状态
5．组合逻辑电路由逻辑门电路组成，不包含任何
，没有
能力。
记忆元件、记忆
6．常见的中规模组合逻辑器件有
AC
BF
A
≥1
B
1
≥1
C
74LS138
C
A0
Y0 Y0
B
A1
Y1
A
A2
Y2
≥1 F
Y3
Y4
&
F
1
E1
Y5
0
E2
Y6
0
E3
Y7 Y7
（ a）
A ．电路 （ a）
（ b）
图 T3.20
B．电路（ b）
C．电路（ c）
（ c）
D ．源自文库不是
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C ．数据选择器
D ．译码器
15．在二进制译码器中，若输入有 4 位代码，则输出有
个信号。
A．2
B．4
C．8
D． 16
16．比较两位二进制数 A=A 1A0 和 B=B 1B0，当 A＞ B 时输出 F =1，则 F 表达式是
。
A ． F A1 B1
B ． F A1 A0 B1 B0
C． F A1 B1 A1 B1 A0 B0
14．数据选择器的功能相当于多个输入的数据数据开关，
是指经过选择， 把
通道的
数据传送到
的公共数据通道上去。 多个、唯一
15．数据分配器的功能相当于一个多输出的数据开关， 是将
数据源来的数据根据需要，
送到
不同的通道上去。经过选择，把通道的数据传送到的公共数据通道上去。
一个、多个
16．加法器的超前进位级联方式，高位的运算不必等低位运算的结果，故提高了
、
2 种。
串行进位、并行进位
10．基本译码器电路除了完成译码功能外，还能实现
和
功能。
逻辑函数发生、多路分配
11．多路分配器可以直接用
来实现。 译码器
12．与 4 位串行进位加法器比较，使用超前进位全加器的目的是
。
提高运算速度
13．在分析门电路组成的组合逻辑电路时，一般需要先根据
写出逻辑表达式。
逻辑电路图
组合逻辑电路基本概念复习题
填空
1．消除或减弱组合电路中的竞争冒险， 常用的方法是发现并消掉互补变量， 增加 __________ ，
并在输出端并联
。 冗余项、电容器
2．要扩展得到 1 个 16-4 线编码器，需要
片 74LS148。 2
3．在组合逻辑电路中，当一个输入信号经过多条路径传递后到达某一逻辑门的输入端时，
A、 8 线 -3 线
B、 16 线 -4 线 C、 16 线 -3 线
D、8 线 -4 线
30. 二输入与非门当输入变化为 ( A ) 时，输出可能有竞争冒险。
A. 01 → 10
B. 00 → 10
C. 10 → 11
D. 11 → 01
1．组合逻辑电路任何时刻的输出信号， 与该时刻的输入信号 有关 ，与以前的输入信号 无 关。
B）。 B．每一级运算不需等待进位 D．使进位运算由低位到高位逐位进行
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3．编码器用 5 位二进制代码可对（ ）个信号进行编码。
A． 64
B． 32
C． 128
4．数据选择器不能够做（ D）使用。
D． 16
A．函数发生器 C．多路数据选择器 5、不属于组合逻辑电路的器件是（
B．多路数据开关 D．数据比较器 D）。（ 1 分）
，
但结构比较
。运算速度、复杂
17．加法器串行进位的级联方式由于结构
，主要用在
数字设备中。
简单、低速
选择
1．比较两个一位二进制数 A 和 B，当 A B 时输出 F 1 ，则 F 的表达式是（ C）。
A、 F AB
B、 F A B
C、 F AB
D、 F A B
2．设计加法器的超前进位是为了（ A． 电路简单 C． 连接方便
引起的。
A ．电路未达到最简
B．电路有多个输出
C．电路中的时延
D ．逻辑门类型不同
11．用取样法消除两级 与非 门电路中可能出现的冒险，
虑的？
以下说法哪一种是正确并优先考
A ．在输出级加正取样脉冲
B ．在输入级加正取样脉冲
C．在输出级加负取样脉冲
D ．在输入级加负取样脉冲
12．当二输入 与非 门输入为
和
等。
编码器、译码器、数据选择器、数值比较器、加法器任选二个。
7．加法器是一种最基本的算术运算电路，其中的半加器是只考虑本位两个二进制数进行相
加不考虑
的加法器。 低位向本位的进位
8．全半加器既要考虑本位两个二进制数进行相加，还要考虑
的加法器。
低位向本位的进位
9．用全加器组成多位二进制数加法器时，加法器的进位方式通常有、
A. 256
B. 128
C. 4
D. 3
16、一位全加器除完成半加器的功能外，还要考虑（
B）问题。
A、向高位进位 B 、低位向本位的进位
C、向高位借位
D、低位向本位借位
18．要比较二进制数 A 和 B 的大小，比较器需要（ C）
A．从低位到高位逐位比较
B．从低位到高位同步比较
C．从高位到低位逐位比较
A、 B 表示，输出信
号为比较结果： Y(A ＞B) 、Y( A＝B)和 Y(A＜B) ，则 Y(A＞B) 的逻辑表达式为 A B 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为
全加器 。
9．多位加法器采用超前进位的目的是简化电路结构
× 。 （√，× ）
10．组合逻辑电路中的冒险是由于
变化时，输出可能有竞争冒险。
A ． 01→ 10
B ． 00→ 10
C． 10→11
D． 11→ 01
13．译码器 74HC138 的使能端 E1 E2 E3 取值为
时，处于允许译码状态。
A ．011
B ．100
C． 101
D ． 010
14．数据分配器和
有着相同的基本电路结构形式。
A ．加法器
B．编码器
D．所有位同时比较
19、一位半加器与全加器功能相比，不需考虑（
B）问题。
A、向高位进位 B 、低位向本位的进位
C、向高位借位
D、低位向本位借位
21．编码器用 7 位二进制代码可对（ B）个信号进行编码。
A． 64
B． 128
C． 32
D． 256
22、可以用作数据分配器的是（ B）。
A、编码器
B、译码器
个输出函数。
A． 8
B．9
C ． 10
D． 11
19．设计一个四位二进制码的奇偶位发生器 （假定采用偶检验码） ，需要
个异或门。
A．2
B．3
C．4
D．5
20．在图 T3.20 中，能实现函数 F AB BC 的电路为
。
3/4
+5V 14 13 12 11 10 9 8
&
&
&
&
1 23 4 5 6 7
D． F A1 B1 A0 B0
17．集成 4 位数值比较器 74LS85 级联输入 IA＜B、IA=B 、I A＞ B 分别接 001，当输入二个相
等的 4 位数据时，输出 F A＜B、 FA=B 、 F A＞B 分别为
。
A ． 010
B． 001
C． 100
D ． 011
18．实现两个四位二进制数相乘的组合电路，应有