高效除法器verilog实现

西北工业大学

《FPGA技术实验》

实验报告二

(高效除法器)

学院：软件与微电子学院

学号：

姓名：

专业：微电子学

实验时间： 2011.10.12 实验地点：毅字楼335 指导教师：***

西北工业大学

2010年10月

end

initial

begin

$monitor($time,"divident=% divisor=%d quotient=%d remainder=%d",did,dis,quo,rem) ;

end

initial

begin

#1000 $finish; // 1000ns时停止仿真

end

endmodule

四、实验结果与数据处理

1.Modelsim仿真结果，波形图，代码覆盖率图等

为了严谨,把所有的数值都测了一遍(did从0到255,dis从0到15),从modeldim仿真结果看到程序的正确性,鉴于数据较多这里只选择几组数据给予展示:

上图中从上到下一次代表被除数,除数,错误,商和余数,当被除数是4.除数分别是9,10,11,12,13,14,15时商为0,余数分别9,10,11,12,13,14,15.

当被除数为147,除数分别为1,2,3,4,5,6,7时,商分别为147,73,49,36,29,24,21,余数分别为0,1,0,3,2,3,0.结果正确.

由上图可见代码覆盖率已达100%,非常好.

2.综合结果，布局布线结果，关键路径，资源利用率等。

用Synplify Pro 9.6.2进行综合得到结果如下图:

由于过程简单，布局和布线基本用到很少，，关键路径主要在testbench中开始赋初值的时间和除数被除数的正确输入，程序简单明了资源利用率较高。

五、分析与讨论

1.电路的功能是否正确，仿真是否充分，如何进一步提高代码覆盖率