第八讲 存储器(DRAM)

第八讲
存储器（二） 动态RAM
本讲主要内容
动态RAM的电路结构 DRAM的读写过程 DRAM的刷新 典型DRAM芯片举例 SRAM与DRAM的比较

2. 动态 RAM ( DRAM )
(1) 动态 RAM 基本单元电路
V DD
读选择线 T2 T 有电流 无电流
4.2
数据线
T1
T3 Cg
内部结构——Intel2164(64K×1)
Intel 2164(64K×1)引脚
NC DIN WE RAS A0 A2 A1 GND — — — — — — — — 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 — — — — — — — — VCC CAS DOUT A6 A3 A4 A5 A7
0 1
写 数 据 线
读 数 据 线
… …
…
0
A4
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
• 在8ms内进行512个周期的刷新；
• 刷新方式可采用：
在8ms中进行512次刷新操作的集中刷新方式；
按8ms÷512＝15.5s刷新一次的异步刷新方式。
tC
tC
tC
tC
tC
tC
tC
(6).存储器控制电路 DRAM存储器的刷新需要有硬件电路的支持，包括： 刷新计数器、
刷新/访存裁决、
刷新控制逻辑等。 这些控制线路形成DRAM控制器。 DRAM控制器是CPU和DRAM的接口电路，它将 CPU的信号变换成适合DRAM片子的信号。
0 1
写 数 据 线
读 数 据 线
…
A4
…
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
A3 A2 A1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
刷新与行地址有关
4.2
刷新
3871 3872
① 集中刷新 （存取周期为0.5 s ） 以128 × 128 矩阵为例
读/写或维持 周期序号
0 1 2
读/写或维持
3999 0 1
•••
•••
•••
•••
tc tc
X Y
t c t c tc t c
V W 0 1
tc
127
地址序号
3872 个周期 （1936 s） 128 个周期 （64 s）
• 刷新时只提供行地址，由各列所拥有的刷新放 大器，选中行全部存储细胞实施同时集体读后重 写(再生)。
(2) 动态 RAM 芯片举例 ① 三管动态 RAM 芯片 (Intel 1103) 读
A9 A8 A7
4.2
读选择线 写选择线 读 数 据 线
行
0 0 1 1
0
… …
单元 电路
地
0 址
0 译 码 31 A6 0 31 器
0 1
写 数 据 线
读 数 据 线
…
A4
…
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
A3 A2 A1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
0 1
写 数 据 线
读 数 据 线
… …
…
0
A4
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
行时钟 列时钟 写时钟 数据输入 寄存器
~ ~
DIN
I/O
缓存器
列地址
缓存器
行 基准单元 译 码 存储单元阵列
数据输出 驱动
DOUT
④ 4116 (16K × 1位) 芯片 读 原理 …
Cs
读放大器 读放大器
4.2
0
128
…
1
列 选 择
… …
… …
…
0
…
读放大器
…
127
读/写线
Cs
…
63
128 根行线 数据输入
0 1
写 数 据 线
读 数 据 线
… …
…
0
A4
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
Байду номын сангаас
A3
0
A2
0
A1
1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
0 1
写 数 据 线
读 数 据 线
… …
…
0
A4
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
1
A0
③ 单管动态 RAM 4116 (16K × 1位) 外特性 4.2
RAS CAS WE
A'6 A'0
行地址 缓存器
时序与控制
行 存储单元阵列 译 基准单元 码 读 出 放 大 列译码器 再生放大器 列译码器
写 数 据 线
读 数 据 线
…
A4
…
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
A3 A2 A1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
A5
0
0
… …
读 写 控 制 电 路
1
写 数 据 线
… …
0
A4
…
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
0
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
地
址 译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
0 1
… …
读 写 控 制 电 路
4.2
写时序
行地址 RAS 有效 写允许 WE 有效(低)
列地址 CAS 有效
数据 DOUT 有效
数据
DIN 有效
列地址 CAS 有效
(4) 动态 RAM 刷新
(1) DRAM的刷新
不管是哪一种动态RAM，都是利用电容存储电荷的原 理来保存信息的，由于电容会逐渐放电，所以，对动态 RAM必须不断进行读出和再写入，以使泄放的电荷受到 补充，也就是进行刷新。 动态MOS存储器采用“读出”方式进行刷新, 先将原 存信息读出，再由刷新放大器形成原信息并重新写入。 (2) 刷新周期 从上一次对整个存储器刷新结束到下一次对整个存 储器全部刷新一遍为止，这一段时间间隔叫刷新周期。 一般为2ms, 4ms, 8ms。 (3) 刷新方式 常用的刷新方式有三种: 集中式、分散式、异步式。
W/R W/R W/R W/R REF W/R W/R W/R W/R REF
tC
0.5 μs 15.6 μs
0.5 μs
tC
15.6 μs
0.5 μs
每行每隔 2 ms 刷新一次
“死区” 为 0.5 s
将刷新安排在指令译码阶段，不会出现 “死区”
(5) 刷新操作种类
1)只用RAS信号的刷新
在这种刷新操作中，基本上只用RAS信号来控制刷新， CAS信号不动作。为了确保在一定范围内对所有行都刷 新，使用一种外部计数器。 2)CAS在RAS之前的刷新
0 1
写 数 据 线
读 数 据 线
…
0
A4
…
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
0 1
写 数 据 线
读 数 据 线
… …
…
0
A4
…
…
刷新放大器
D
31
…
列 地 址 译 码 器
0
A3
0
A2
0
A1
1
A0
② 三管动态 RAM 芯片 (Intel 1103) 写
行
0
4.2
读选择线
写选择线
A9 A8
1 地 1 址 1 1 1
译
0
1 1
…
…
单元 电路
A7
A6
码 31 器
31
A5
… …
读 写 控 制 电 路
T4 预充电信号
1 0
读数据线
0 1
字线
1 0
Cs
写选择线 写数据线
读出与原存信息相反 写入与输入信息相同
读出时数据线有电流 为 “1” 写入时 CS 充电 为 “1” 放电 为
DRAM的电气特征： • 集成度高，功耗低 • 具有易失性，必须刷新。 • 破坏性读出，必须读后重写 • 读后重写，刷新均经由刷新放大器进行。
64
…
127 DOUT
DIN
I/O缓冲
输出驱动
⑤ 4116 (16K×1位) 芯片 写 原理 …
Cs
读放大器 读出放大器 读放大器 读放大器
4.2
0
128
…
1
列 选 择
…
… …
…
0
…
读放大器
…
127
读/写线
Cs
…
63
128 根行线 数据输入
64
…
127 DOUT
DIN
I/O缓冲
输出驱动
⑥.DRAM存储芯片Intel2164
A0～A7：地址输入线 RAS：行地址选通信号线，兼 起片选信号作用（整个读写周 期，RAS一直处于有效状态） CAS：列地址选通信号线 WE：读写控制信号 0-写 1-读 Din：数据输入线 Dout：数据输出线
⑦.1M×4位DRAM
(3) 动态 RAM 时序
行、列地址分开传送
读时序
行地址 RAS 有效 写允许 WE 有效(高)
4.2
REF
…
t M tR tC
刷新间隔 128 个存取周期
tC = tM + tR
读写 刷新
无 “死区”
(存取周期为 0.5 s + 0.5 s )
4.2 ③ 分散刷新与集中刷新相结合（异步刷新）
对于 128 ×128 的存储芯片（存取周期为 0.5 s ） 若每隔 15.6 s 刷新一行
刷新序号
刷新时间间隔 m s） （2
“死区” 为 “死时间率” 为
0.5 s ×128 = 64 s 128/4 000 ×100% = 3.2%
② 分散刷新（存取周期为1s ）
以 128 ×128 矩阵为例
W/R REF 0 W/R W/R REF 126 W/R REF 127 W/R W/R
这种方式是在RAS之前使CAS有效，启动内部刷新计 数器，产生需要刷新的行地址，而忽略外部地址线上 的信号。目前256K位以上的DRAM片子通常都具有这种 功能。
例: 说明1M×1位DRAM片子的刷新方法，刷新周期 定为8ms。
• 1M位的存储单元排列成 5122048的矩阵； • 如果选择一个行地址进行刷新， 刷新地址为 A0~A8（29）， 因此这一行上的2048个存储元同时进行刷新；
(1) 地址多路开关 读写操作时向DRAM片子分时送出行地址和列地址； 刷新时需要提供刷新地址。 (2)刷新定时器： 定时电路用来提供刷新请求。
(3)刷新地址计数器：只用RAS信号的刷新操作，需要 提供刷新地址计数器。对于1M位的片子，需512个地址， 故刷新计数器9位。 (4)仲裁电路：对同时产生的来自CPU的访问存储器的 请求和来自刷新定时器的刷新请求的优先权进行裁定。 (5)定时发生器：提供行地址选通信号RAS、列地址选 通信号CAS和写信号WE.
3. 动态 RAM 和静态 RAM 的比较
主存
存储原理
集成度 芯片引脚 功耗 价格 速度 DRAM SRAM
4.2
缓存
电容
高 少 小 低 慢
触发器
低 多 大 高 快
刷新
有
无