关于IC设计中的静态漏电流问题

关于IC设计中的静态漏电流问题
在芯片流片之后，需要测试芯片的静态漏电流的设计是否达标，如果芯片的静态电流过大，比如应用到手机、笔记本电脑等需要电池供电的芯片会严重的影响待机时间，使芯片的在市场竞争处于不利地位，所以静态功耗需要慎重考虑。

本人在五年前负责后端设计的一个SOC芯片，该芯片嵌入了SRAM、eeprom等模块，芯片的前后端设计和验证都非常充分，而且在FPGA板上验证都没有问题，可谓是万事具备只欠东分，就等芯片流片回来测试，工夫不负有芯人，芯片流片回来，所有的功能测试在测试工程师的一个个不同的测试向量在芯片，非常的顺利。

不同的worst 、type 、best corner都能正常通过，可谓时序功能双丰收。

在测芯片的AC参数如PAD的高低电平，也达到设计指标。

而该测试的芯片的静态漏电流也达到了指标的10uA.大伙都认为设计非常的成功。

但是在芯片在可靠性测试和成品率分析中发现了问题，有的芯片的最大漏电流达到300uA,最小的漏电流2uA,而且从测试芯片的概率来分析成线性分布。

发现了使用了各种不同的上电顺序如先1.8v后3.3v所有的输入都接固定的电平如VDD或者VSS，却保所有的双向PAD为输出状态，目的是防止输入为悬空状态，而导致漏电流变大。

但是芯片漏电流大的还是大，漏电小的还是小。

于是我联想到是不是foundry厂家生产良率问题造成的？我就这问题还专门的咨询个foundry,厂家也给我提了很多建议，如查看生产后的PCM参数，如厂家在wafer上有选择抽区10个检测点，如果有一到两个PCM 参数有少量的失真属于比较正常的设计范围。

找到了生产后foundry产家寄回来的PCM 参数表，下载产家网站上生产前的PCM参数，仔细的对比只有一个测试点有一个NMOS的域值电压有点超标。

后来打听与我们一起做MPW的所的设计的芯片，他们的芯片在静态电流上非常正常，与设计的指标uA级的，上下波动不超过2uA。

这样有排除了foundry 生产上的良率可能造成的问题。

在漫长的测试和讨论，前端与后端设计工程师都认为自己的设计没有问题，甚至都在心底都怀疑对方设计存在不足，只是没有上升到公开的台面上的争吵。

后来在绝望中，又想到。