时钟和电源

• 使用MAX811的简单复位电路如下：复位信号低电平有效
引脚简介：引脚1接地；引脚2—低电平复位有效输出，这是内部系统的软件复位； 引脚3—手动复位，也就是外部的复位按钮；引脚4—3.3v的VCC
• S3C2440A 通过设置引脚OM2和OM3来选择时钟源Fin(外部晶振或外部时 钟源)，时钟源信号Fin通过2440芯片内部的产生FCLK和HCLK、PCLK时钟信 号，这3大时钟信号像动脉一样带动整个芯片的工作。
• 三个时钟一般成比例关系，通常设置为1:4:8，1:3:6的分频关系，也就说 如果主频FLCK是400MHz，按照1:4:8的设置，那么HLCK是100MHz，PLCK 是50MHz。
时钟和电源
时钟
时钟是以固定频率传输的信号发生器。 为什么要使用时钟呢？ 因为在数据传输过程中，只有对时序 进行严格的定义和要求，才 能保证数据在传输的过程中 不出差错。而在此期间时钟信号充当 了这一时序的基准。我们可以用它来确定其他信号的宽度，也用它 来保证收发数据的同步。 以CPU为例时钟信号作为其基准，CPU内部的所有信号都以他为标 尺，这样就确定了CPU指令的执行速度。
FCLK=MPLL=(2*m*Fin)/(p*2^s)
其中m=(MDIV+8), p=(PDIV+2), s=SDIV。 • 例如：我们想产生400MHz的FLCK，而晶振输入是12MHz，代入上面的公 式，可以计算出MDIV、PDIV、SDIV的值，大概是127,2,1。也可以在数据 手册上直接查表得到三个倍频因子的大小。
• 2.2以下部分描述了PLL 的运行，包括鉴相器、电荷泵、压控振荡 器（VCO）和环路滤波器。 • 鉴相器（PFD） • PFD 检测Fref 和Fvco 之间的相位差，并在检测到相位差时产生一 个控制信号（跟踪信号）。Fref 意思为参考频率，如图所示。 • 电荷泵（PUMP） • 电荷泵将PFD 控制信号转换为一个按比例变化的电压并通过外部 滤波器来驱动VCO。
• S3C2440A 中的时钟控制逻辑可以产生必须的时钟信号，包括 CPU 的 FCLK （主频时钟，主要作为芯片的内核时钟），AHB 总线外设的 HCLK（总线 时钟，主要为存储器控制器，中断控制器，LCD 控制器，DMA 和 USB 主 机模块提供时钟信号） 以及APB 总线外设的 PCLK（接口时钟，提供给用 于外设如 WDT，IIS，I2C，PWM 定时器，MMC/SD 接口，ADC，UART， GPIO，RTC 和SPI的接口时钟信号 ）。
• S3C2440A最大支持400MHz的主频，但是这并不意味着一定工作在 400MHz下 ，下面就是如何设置相应的寄存器来实现我们想要的频率。
• S3C2440A 输入时钟的频率一般为12MHz或16.9344MHz。
• S3C2440A 集成有2个锁相环（MPLL&UPLL），可对输入Fin=12MHz的晶振 频率进行倍频。S3C2440A 使用了三个倍频因子MDIV、PDIV和SDIV来设置 倍频，通过寄存器MPLLCON&UPLLCON可设置倍频因子。其中MPLLCON寄 存器用于设置处理器内核时钟（主频FCLK），其输入输出频率间的关系 为
电源电路 电源是整个系统稳定运行的基础，稳压电源电路主要为控制器和外围电路提供能源。 S3C2440A 的供电电压为 3.3V，内核 1.8V。其他处理器外围电路需要 5.0V 电源。
如图，再对 5.0V 电源经过低压差、低噪声线性稳压源 LM1117-33 稳压源芯片稳压，提供给处 理器所需要的 3.3V 电源和内核所需的 1.8电压
• S3C2440A的时钟和电源管理共有6个专用寄存器，其基地址均为 0X4C000000
寄存器 地址 R/W 描述 复位值
LOCKTIME
MPLLCON UPLLCON CLKCON CLKSLOW CLKDIVN
0x4C000000
0x4C000004 0x4C000008 0x4C00000C 0x4C000010 0x4C000014
• 1.3 PLL如何工作 • 锁相环的信号锁定后有Fo=Ff=Fr。 • 当分频器的分频系数N>1时，有Fo=NgFf，即Ff=Fo/N。 • 环路锁定后有Ff= Fr。则有Fo=NgFf=NgFr • 若改变N，则Ff≠Fr，环路失锁，这时环路就进行频率捕捉。经过 一段时间后，环路重新进入锁定状态，频率合成器完成一个频率 转换过程，此时频率合成器输出为一个新的稳定频率。因此，适 当地调整N就可以得到所需频率。计算机系统中不同频率的时钟 都是用这种方法由系统时钟按照一定的比例分频或倍频得到的。
• 4）压控振荡器：它的输出信号Fo与它的输入控制电压Uo成一定 比例，而分频器将锁相环的输出信号Fo反馈给鉴相器，形成一个 负反馈，从而使输入信号和输出信号之间的相位差保持恒定。 • （5）分频器：分频器为环路提供一种反馈机制，当分频器的分 频系数N=1时，锁相环系统的输出信号频率Fo=1等于输入信号频 率，即Fo=Fr。 • 1.2为什么要用锁相环 • 嵌入式系统为了使整个系统能够协调一致地正常运行，需要各个 单元按照统一的时钟脉冲同步地进行工作。要得到稳定性好、精 度高的时钟系统，就需要有稳定性好、精度高的频率源，通常采 用频率合成技术。频率合成技术主要由两种：直接频率合成技术 和间接频率合成技术。间接频率合成技术是利用锁相技术来产生 大量的具有高稳定性和高精度的频率源。具有体积小、重量轻、 成本低、安装和调试简单等优点。
空闲
复位 正常（SLOW_BIT=0） EINT[15：0]， RTC闹钟 睡眠
SLEEP_BIT=1 慢速（SLOW_BIT=1）
：这个模式提供时钟给 CPU，也提供给所 有 S3C2440A 的外设。在此模式中，当所有外设都开启时功耗将 将达到最大。它允许用户用软件控制外设的运行。例如如果一个 定时器不是必须的，用户可以断开连接到定时器的时钟（CLKCON 寄存器），以降低功耗。 ：无 PLL 模式。不像普通模式，慢速模式使用 一个外部时钟（XTIpll 或 EXTCLK）直接作为 FCLK 给 S3C2440A，而 没有使用 PLL。CPU等直接使用原始时钟、或原始时钟的分频工作, 此模式工作时钟频率低而使功耗低，并且锁相环不工作也使功耗 降低.
：这个模块只断开了 CPU 内核的时钟（FCLK）， 但它提供时钟给所有其它外设。空闲模式产生了因 CPU 内核而产 生的功耗减少的结果。任何中断请求给 CPU 都可以使其从空闲模 式中唤醒。 ：这个模块与内部供电是分离的。因此在此模 式中发生了没有因 CPU 和除唤醒逻辑以外的内部逻辑的功耗。要 激活睡眠模式需要两个独立的供电电源。两个电源之一提供电源 给唤醒逻辑。另一个提供电源给包括 CPU 在内的其它内部逻辑， 而且应当能够控制供电的开和关。在睡眠模式中，第二个为 CPU 和内部逻辑供电电源将被关闭。可以由 EINT[15:0]或 RTC 闹铃中 断产生从睡眠模式中唤醒。
PLL
• 1.1概念 • 锁相环（Phase Locked Loop，PLL）电路是一个负反馈电路，由基 准频率源、鉴相器、低通滤波器、压控振荡器等部分组成，其结 构图如下：
Fr 基准频率源 鉴相器 Ud 低通滤波器 Uo 压控振荡器 Fo
Ff 分频器
• （1）基准频率源：提供一个稳定频率源，其频率为Fr，一般用精 度很高的石英振荡器产生，是锁相环的输入信号。 • （2）鉴相器：鉴相器是一个误差检测元件。它将基准频率源的 输出信号Fr的相位与压控振荡器输出信号Fo的相位相比较，产生 一个电压输出信号Ud，其大小取决于两个输入信号的相位差。 • （3）低通滤波器：它的输入信号是鉴相器的输出电压信号Ud， 经过低通滤波器后，Ud的高频分量被滤除，输出控制电压Uo去控 制压控振荡器。
• 环路滤波器 • PFD 产生用于电荷泵的控制信号，在每次Fvco 与Fref 比较时可能 产生很大的偏差（纹波）。为了避免VCO过载，使用低通滤波器 采样并且滤除控制信号的高频分量。滤波器是一个典型由一个电 阻和一个电容组成的单极性RC 滤波器。 • 压控振荡器（VCO） • 从环路滤波器的输出电压驱动VCO，引起其振荡频率线性增大或 减小，如同均匀变化电压的功能。当Fvco 与Fref 频率和相位都在 限期内相匹配时，PFD 停止发送控制信号给电荷泵，并转变为稳 定输入电压给环路滤波器。VCO 频率保持恒定，PLL 则保持固定 为系统时钟。
• UPLLCON寄存器用于产生48MHz或96MHz，提供USB时钟（UCLK），其输入 输出频率间的关系为 UCLK=UPLL=(m * Fin) / (p * 2^s) ， 其中m=(MDIV+8), p=(PDIV+2), s=SDIV。 • 三个倍频因子的大小同样可以通过查表得到。 • 注意：当你要设置MPLLCON和UPLLCON，要先设置UPLLCON，然后再设置 MPLLCON。 • 设置好锁相环寄存器后，我们还要设置时钟分频控制器CLKDIVN，之前我们 说的3大时钟的关系可以通过设置该寄存器来实现 • 在编写程序设置时钟的步骤是： • 1、设置UPLLCON寄存器(如果需要) • 2、设置MPLLCON寄存器 • 3、设置时钟分频控制器CLKDIVN • 4、设置时钟控制寄存器CLKCON(如果需要)，这个寄存器
振荡电路
电源管理
• 关于电源控制逻辑，S3C2440A 包含了各种电源管理方案来保证对 给定任务的最佳功耗。S3C2440A 中的电源管理模块可以激活成四 种模式：正常（NORMAL）模式、慢速（SLOW）模式、空闲 （IDLE）模式和睡眠（SLEEP）模式。电源管理模式转换如下图：
中断，EINT[23：0]，RTC闹钟 IDLE_BIT=1
R/W
R/W R/W R/W R/W R/W
PLL 锁定时间计 数寄存器
MPLL 配置寄存 器
0xFFFFFFFF
0x00096030
UPLL 配置寄存器 0x0004d030 时钟生成控制寄 存器 慢时钟控制寄存 器 时钟分频控制寄 存器 0xFFFFF0 0x00000004 0x00000004
• 当环路处于稳定状态是，输出和输入之间存在一定量的相位误差。 而对于输入信号频率和输出信号频率而言，二者却是成比例的， 这时环路处于锁定状态，这是锁相环电路的一个特点。用这种方 法可以得到非常精确的频率控制。 S3C2440中的Biblioteka BaiduLL 2.1 时钟发生器之中作为一个电路的MPLL，参考输入信号的频率和 相位同步出一个输出信号。在这种应用中，其包含了如图所示的以 下基本模块：用于生成与输入直流电压成比例的输出频率的压控振 荡器（VCO）、用于将输入频率（Fin）按p 分频的分频器P、用于 将VCO 输出频率按m 分频并输入到相位频率检测器（PFD）中的分 频器M、用于将VCO 输出频率按s 分频成为Mpll（输出频率来自 MPLL 模块）的分频器S、鉴相器、电荷泵以及环路滤波器。输出时 钟频率Mpll 相关参考输入时钟频率Fin 有如下等式： Mpll = ( 2 × m × Fin ) / ( p × 2s ) m = M（分频器M 的值）+ 8, p = P（分频器P 的值）+ 2