简述电子分频

1.什么叫分频

分频器英文叫FILTER，即过滤器。音频信号经过它之后就被分成高、中、低不同的频率（指三分频）。分频器又分为主动分频（ACTIVE FILTER）和被动分频（PASSIVEFILTER）。我们平常所说的分频器都是指被动分频，即在功率放大之后再进行分频，而在功率放大之前分频的就叫主动分频，也叫电子分频。

2、电子分频的技术特点

电子分频不是什么新技术，应用于舞台专业音响器材已很普遍，在HIFI音箱中应用也较多，特别是2.0音箱中，但是由于价格较高，往往可望而不可及，国内则由三诺首次将此项技术运用到中端音箱N-35G中，从而使其能进入普通百姓家。

由于电子分频时信号功率很小，很容易把频率精确分开，完全可以根据喇叭单元的特性进行分频，最大限度发挥喇叭单元的特性，得到最平直、最满意的听音曲线，例如：只准高于2000HZ的高音信号进入高音喇叭单元，电子分频可以做到低于2000HZ的中音信号到中音喇叭，以此类推。而一般分频器是在大功率时通过电阻、电容和电感来完成。但要知道电感是一个场，它有一定的空间影响范围，这就是为什么电感在分频器中都有要互相垂直放置的原因，但无论如何放置，相互之间都有影响，同时大功率的电阻、电容功耗也较大，也会相互影响。所以，大功率下分频不可能分得很精确、得到很满意的听音曲线，同时对单元的特性难以完全发挥，很高档的音箱也只能尽量把分频板做大以减少相互影响。总之，从技术上来讲，被动分频永远没有主动分频精确和相互影响小。

3、电子分频与传统分频的比较

众所周知，在HIFI理念中，最常用的是功率放大后的功率分频系统，即音频信号从每路功率放大器输出后经过LC分频器被分割成高音、中音、低音后分别去推动高、中、低音扬声器，获得声音较好的重现。然而主观听音评价总觉得有不尽如人意之处，其症结就在于：由于份频电感的存在，使功放的阻尼系数被大大劣化了，当然其低频重放也谈不上好。分频器的电感电容带来了相移和线性及非线性失真，令音质恶化。而电感制作的不准及电容数值的偏差造成的分频点移动、交叉及频率合成曲线的不良也引起音质劣化。LC分频器同时连接高、中、低三路扬声器，存在阻抗变化造成的失真。而扬声器工作时的反电动热，通过LC 分频器相互之间也有较大影响。

4、电子分频的工作原理

基于以上原因，采用传统的LC分频器进行功率分频，存在着不可避免的缺陷。前级电子分频的原理，它一改以往音频信号在功放末级分流的模式，由一组滤波器将前级的音频信号分割为高音、中音与低音三个频段。经高音功率放大器、中音功率放大器和低音功率放大器独立放大，分别去推动高音扬声器、中音扬声器与低音扬声器。前级无源电子分频虽然电路简单，但其频率合成曲线不如有源电子分频容易做得平直，而且造成的相移也较复杂；有源电子分频则容易得到平直的频率合面曲线，其高、中、低频网络在整个频段内相移的绝对值之和恒为180度，可以得到准确的分频点及精确的分频曲线。当然好的电子分频器还有更多的功能及优秀的电路及用料,如:斜率调整,相位调整,还有输入,出牛等等~~使调整更为方便,细致......

5、电子分频的优点

采用了前级电子分频，上文提到的采用LC分频器进行功率分频存在的缺陷皆迎刃而解。由于功放直接推动扬声器，减少了介入功率损耗，功放输出的内阻值直接为扬声器的电阻尼，阻尼系数较功率分频大大提高，可以很好地控制扬声器的振动，降低了非线性失真。同时避免了大功率时元件带来的非线怀畸变，避免电感造成的功放状态失稳，并大大降低了互调失真；前级电子分频很容易得到准确的分频点，衰减率及平直的频响合成曲线。另外，扬声器阻抗曲线不影响分频器的特性，不需任何阻抗匹配电路，减轻了功放的负荷，令音质保持了高的保真度。

6、电子分频技术在音响中的运用

由于电子分频音箱有更好的瞬态以及失真度，因此非常适合听人声音乐，在音乐发烧友中有着较高的声誉。由于结构限制，以及价格较高的影响，目前电子分频技术主要应用于高端HIFI音响。在国内则由三诺首次将电子分频技术运用到其于2005年推出的N-35G音箱中，而使电子分频技术得以在国内传播开来。N-35G也凭借这一技术横扫中端2.0音箱，让高高在上的HIFI级音箱也开始进入平民百姓家。两年后惠威推出了D1080mkⅡ将电子分频技术推向了一个高潮。这也是2.0音箱价格比较高的原因之一。电子分频技术虽然有诸多好处，但是由于其本身特点的限制，目前想普及开来还是有一定的难度，不过希望有更多的像三诺一样的厂家进行不断的创新，在更多的平民化音箱中运用这一技术，早日普及开来。

专业电子分频器的使用技巧

专业电子分频器的使用技巧在一套音响系统中提到分频器一般来说是指能将：20Hz--20000Hz频段的音频信号分成合适的、不同的几个频率段，然后分别送给相应功放，用来推动相应音箱的一种音响周边设备。由于它是一种用来处理、分配音频频率信号的电子设备，所以我们通常也叫它：电子分频器。电子分频器的详细功能和工作原理我就不多说了，这里我只是侧重于对一些大家比较重视或经常感到困惑的方面做一些通俗易懂的介绍，希望能对大家有所帮助！一、我们为什么要使用电子分频器我们音响师研究电声和现在电声设备与技术的不断发展都是为了一个目的：就是要尽量忠实的再现各种音源，当然要把自然界里千奇百怪、各种各样的声音完全利用现在的电声技术再现是不太现实几乎做不到的。大家知道，声音的频率范围是在20Hz—20000Hz之间，现在大多数前级音频处理设备的频率范围是可以达到这样宽度的，但目前的扬声器却成了一个瓶颈部分，我们奢想使用一种或简单几只扬声器就能放送出接近20Hz--20000Hz这样宽频率的声音是很难做到的，因为现在单只喇叭的有效工作频率范围都不是很宽。鉴于此电声工程师们就设计出了在不同频率段内工作的音箱，如： 1、重低音音箱：让它在大约30-200Hz的频率范围内工作。 2、低中音音箱：让它在大约200-2000Hz的频率范围内工作。 3、高音音箱：让它在大约2000-20000Hz的频率范围内工作。如此以来我们就可以利用在不同频率段工作的不同种类的音箱配置一套能最大限度接近声音真实频率（20Hz--20000Hz）的音响系统了。当然不同音箱设备的构成和参数是不同的，我上面说的是以一个三分频的系统为例，实际使用上还有其它诸如：2分频或4分频等系统，而且不同音响系统中由于采用的音箱会有区别，因此这些音箱的工作频率也不可能是固定相同的，但大体的原理和思路是一样的。那么有一个问题就是：我们如何给这些在不同频率段工作的、不同种类的音箱灵活分配音频频率呢？为了解决这个问题，电子分频器就应运而生了，它可以根据不同音箱工作频率的需要提供合适的频率段，例如： 1、我们可以用电子分频器将高频信号通过功放送到高音扬声器中. 2、可以用电子分频器将中频信号通过功放送到中音扬声器中。 3、可以用电子分频器将低频信号通过功放送到低音扬声器中。

六分频加法电路的设计

六分频加法电路的设计 1相关原理分析 1.1计数器计数器是实现分频电路的基础，计数器包括普通计数器和约翰逊计数器两种，这两种电路均可用于分频电路中。最普通的计数器莫过于加法（减法）计数器。以3位二进制计数器为例，计数脉冲CP 通过计数器时，每输入一个计数脉冲，计数器的最低位（记为Q0，后面的依次记为Q1、Q2、）翻转一次，Q1、Q2、都以前一级的输出信号作为触发信号。分析这个过程，不难得出输出波形。图1-1 3位二进制计数器时序图由上很容易看出Q0 的频率是CP的1/2，即实现了2分频，Q1则实现了4分频，同理Q2实现了8分频。这就是加法计数器实现分频的基本原理。约翰逊计数器是一种移位寄存器，采用的是把输出的最高位取非，然后反馈送到最低位触发器的输入端。约翰逊计数器在每一个时钟下只有一个输出发生变化。同样以3为二进制为例。假设最初值或复位状态是000，则依次是000、001、011、111、110、100、000这样循环。由各位的输出可以看出，约翰逊计数器最起码能实现2分频。 1.2两种计数器的比较从以上分析可以看出约翰逊计数器没有充分有效地利用寄存器的所有状态，而且如果

由于噪声引入一个无效状态，如010，则无法恢复到有效循环中去，需要加入错误恢复处理。但其较之加法计数器也有它的好处。同一时刻，加法计数器的输出可能有多位发生变化，因此当使用组合逻辑对输出进行译码时，会导致尖峰脉冲信号。而约翰逊计数器可以避免这个问题。 1.3 计数器的选择本次训练要求设计的是加法分频电路，选择的是加法计数器。加法计数器实现分频较之约翰逊计数器简单，编程也容易理解一些，对于初学者也较容易上手。在前面已经讲过加法计数器实现2n的分频的方法，现在就不在赘述。 1.4 偶数分频器如前所述，分频器的基础是计数器，设计分频器的关键在于输出电平翻转的时机。偶数分频最易于实现，要实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去。可以根据以上两种方案设计电路和程序。 2 六分频加法电路 2.1 电路的结构设计前面已经讲到过关于2n分频可以直接通过计数器获得。而对于一些非2的整数次幂的分频，如本次课设的6分频，还需要在基本计数器电路描述中加上复位控制电路。图2-1 加法分频电路的RTL视图

网上下载的一个三分频电路说明

always@( negedge resetn or posedge clk or negedge clk) begin if (resetn==1'b0) begin counter[2:0]<=3'd0; out_clk<=1'b0; end else begin if (counter[2:0]==3'd5) begin counter[2:0]<=3'd0; end else beign counter[2:0]<= counter[2:0]+1; end

//////////////////////////////////////////////////// if (counter[2:0]==3'd5 || counter[2:0]==3'd2) begin out_clk<=~out_clk; end end end 其仿真结果是正确的这个逻辑无法综合。存在半导体工艺问题。 2.下面给出一个逻辑图。

逻辑是用器件画出来的，保证不存在物理上的实现问题。仿真图如下：也许有人要问，既然仿真都是对的，那么为什么要说实际中是80％工作呢？看到波形图上的clk1（黄色）上的那些毛刺了么，毛刺并不可怕，但是这个电路工作的基础却是那些毛刺，准确地说，那些毛刺是必须有的，是工作过程的比不可少的部份。这样的电路是否能正常工作就很让人匪夷所思了。我们能不能让电路的正常功能不依赖于毛刺呢？小结一下：以上的思路都是试图在输入的clk上做改造，试图在恰当的地方取正沿，恰当的地方取反沿。但是要知道，这一定会导致竞争和冒险。虽然逻辑上是可性的，但是实践中却没有那么简单。这个时候，我们需要调整一下思路了：

分频器

L1与C1组成的低通滤波器将200-54的分频点选在1.5kHz，这里将它的分频点恰当进步，主要是单元特性好，更重要是音频的功率八成都会集在中低频，恰当进步低频单元的截止频率，能够充分发扬单元专长，给出的声响将愈加丰满有力度。若是分频点过低，不光丧失了单元优势，反而还会加剧中频单元的担负，导致振幅过载、失真增大等弊端。尽管中频单元的有用频响宽达800Hz～10kHz，L2、L3与C2、C 3组成的带通滤波器仅取其 1.5～6kHz的一段频带，这也是它的黄金频段。L4、C4构成的高通滤波器将YDQG5-14的分频点定为6kHz，本单元的下限截止频率也获得较高，将愈加轻松自如地在高频段发扬它的专长。因为合理的挑选分频点，3个单元各自都作业在声功率最高的频带，故体系的归纳灵敏度也要比各单元的均匀特性灵敏度高出1～2dB。分频器元件少，电路也很简单，关于分频电容器最起码的要求是高频特性好，耗费及容量差错小。当前的聚丙烯CBB无极性电容器的耗费角正切值仅为0.08％～0.1％，高频功能优良，体积小、无感、价廉，完全能担任Hi-Fi体系分频电路的需求。本音箱选用耐压为63V的CBB21、CBB22电容器，9.4 uF的用2只4.7 uF的并联即可。高耐压电容在分频器上无大含义，价钱却成倍上升。不要盲目崇拜那些进口货洋电容，这类电容并不一定能显着改进音质，价钱却高得惊人，有时1只10 uF的电容往往超越一只中低频扬声器单元的价格。分频线圈L的内阻R0巨细直接关系到传输功率与音质，在胆机中分频器与输出变压器二次侧线圈、扬声器音圈及传输馈线呈串联回

(一)、分频器作用和特点 1、基本分频任务：由于现在音箱的种类很多，系统中要采用什么功病能的、几分频的电子分频器还是要灵活配置的，现在通常用的电子频器有2分频、3分频、4分频等区分，超过4分频就显得太复杂和无实际意义了。当然现在的电声技术日新月异，目前还有一些分频器在分频的同时还可以对音频信号进行一些其它方面的处理，但不管什么类型电子分频器的主要功能和任务当然还是分频 2、保护音箱设备：我们知道不同扬声器的工作频率是不一样的，一般来说口径越大的扬声器其低频特性也越好，频率下潜也越低。就好像在相同情况下，18寸扬声器的低音效果一般会比15寸扬声器的低音效果好些；相反中音部分就要采用较小口径的扬声器了，因为通常情况下现在的纸盆振动式扬声器口径越小发出的声音频率也就越高；以此类推高音部分的振动膜片也应该很小才能发出很高频率的声音来。既然扬声器这么复杂，种类又如此繁多，那么如何保障它们能够安全有效的工作就显得很重要了。电子分频器可以提供不同扬声器各自需要的最佳工作频率,让各种扬声器更合理、更安全的工作。设想一下：假如系统中中高音音箱没有经过电子分频器分频，而是直接使用了全频段的音频信号，那么这些中高音音箱在低频信号的冲击下就会很容易损坏，因此，电子分频器除了分频任务外，正常的使用它更重要的功能还有：保护音箱设备。 3、增加声音的层次感：假如一个音响系统中有很多只不同种类的音箱，的确没有使用电子分频器，不同种类的音箱都使用未经分频的全频信号，那不同音箱之间就会有很多频率叠加、重复的部分，声干涉也会变得很严重，声音就会变得模糊不清，声场也会很差而且话筒还会容易产生声反馈。如果使用了电子分频器进行了合理的分频，让不同音箱处在最佳工作状态下，这样不同音箱之间发出的声音频率范围几乎不会重复了，这样就减少了声波互相干涉的现象，声音就会变得格外清晰，音色也会更好、更具有层次感了！ (二)、缺点和不足 1、太多分频选择会导致思想混乱：俗话说有利就有弊，和其它专业音响的周边设备一样，电子分频器也不是十全十美的，有些时候系统中需要分频的音箱多了就会显得很复杂，因为不同的音箱就需要有不同的分频点、不同的工作频率段，对于水平一般的音响师来说，在这样的情况下使用电子分频器分频时会让他们觉得无从下手。因此细心仔细的调整是很重要的，同时我们还可以尽量少用4分频，采用2分频或3分频的方法，这样可以简单些，也会让我们的调整思路变得更加清晰些。 2、使用电子分频器后会导致声效下降：虽然使用电子分频器的优点很多，但由于它硬性的规定了不同音箱的工作频率范围，因此也使得这些音箱的效能受到了限制，没有完全发挥出来，浪费了很大一部分资源。例如：一只双15寸的全频音箱不经过电子分频器时可以发出很正常、较大的声音来，但如果经过了电子分频器分频后在200Hz以上频率工作的话，那这只音箱的丰满度和震撼力就会全没有了，因为此时音箱的低音给电子分频器切掉了。同样情况下我们利用电子分频器也切掉了大部分低音音箱的高音部分，虽然这样音色可能会好听了，但不可否认的是低音音箱也浪费掉了大量的能量。这对于音箱数量较多又注重音色的音响系统来说还无所谓，但如果一套音响系统中音箱数量不多又不注重音色只是要大声些，那此时还是不使用电子分频器现实一些。

分频电路的设计

分频电路的设计在数字电路的设计中，我们会经常遇到分频电路，而且分频电路输出信号频率的稳定性、精确度与整个电路的稳定性有着很大的关系。本文就一些常用分频电路作一总结。一、n2分频众所周知，2分频是最简单的分频，通常用D触发器用作反相器即可以实现2分频，要想实现n2分频，最简单的方法就是将2分频电路级联，n级联在一起就构成了n2分频。我们以n=5为例，用MAX+plus II进行仿真，电路如图1所示，我们得到的波形如图2所示：图1 图2 由波形我们可以看出，该电路能实现32分频，但由于它采用的是行波时钟，Q4的输出t。n越大，延时就越大。与CLK之间延时为5 co 改进图1的电路，我们可以采用同步计数来实现32分频，如图2所示，其中5BITcounter 是在MAX+plus II中用生成的5位二进制加法计数器。Q4输出就是32分频的信号，波形如图4所示。

图3 图4 t。保证了系统的同由于图3是采用同步计数器，所以每个输出的延时都一样，都为 co 步运行。同样的道理，若n增大时，我们只要改变计数器的位数即可。二、2n分频在数字电路的设计中，2n分频也是经常遇到的。对于2n分频，我们常采用两级分频的方法，第一级用来n分频，第二级用作2分频，这样做的目的就是保证输出信号有50％的占空比，若对占空比无要求则可任意实现n分频。以n=25为例，在MAX+plus II中，利用构造一个5bit模为25的加法计数器，电路如图5所示，out即为50分频后的输出，波形如图6所示。图5

图6 从图6可以看出，out 与输入时钟CLK 之间的延时是2co t =6ns 。三、M N 2分频在一些特殊的数字电路中，可能会用到M N 2分频，由于分频是小数，我们不可能对输入信号精确地分频，只能保证输出信号的平均频率与理想的分频频率相等。我们这里以26/3分频为例来介绍这种分频方法。分析：26/3分频的实质就是在26个CLK 周期内产生3个周期的输出信号。我们还是采用采用两级分频方法，目的是为了保证占空比为50％，第一级分频倍数为13/3，即13个CLK 周期内产生3个周期的输出信号。这样我们构造一个模13的4bit 加法计数器，利用门电路输出三个周期信号，计数器从0计到3时A 输出1，计到7时B 输出1，计到12时C 输出1，将A 、B 、C 三路信号相或就得到我们想要的波形，电路如图7所示，波形如图8所示。图7

3分频器的设计

三分频器的设计时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;

end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果

实验六--Verilog设计分频器计数器电路答案

实验六 Verilog设计分频器/计数器电路一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为fenpinqi10.v。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。三、实验步骤实验一：分频器 1、建立工程

简单分频时序电路的设计(三分频)

单位：嵌入式系统实验室姓名：汤晓东内容：简单分频时序电路的设计(三分频) 时间：2010-7-7 3.练习三模块源代码： //-------------------文件名div3.v---------------------------------- module div3(clk_in,clk_out,reset ); input clk_in,reset; output clk_out; wire clk_out; integer n1,n2; reg clk1,clk2; always @(posedge clk_in or negedge reset) //检测clk_in的上升沿 begin if (!reset) begin n1=0; clk1<=1'b0; //clk1是对clk_in的三分频 end // 但是占空比为1/3 else if (n1==2) begin n1=0; clk1<=1'b1; end else begin n1=n1+1; clk1<=1'b0; end end always @(negedge clk_in or negedge reset) //检测clk_in的下降沿 begin if (!reset) begin n2=0; clk2<=1'b0; //clk2也是对clk_in的三分频 end else if (n2==2) //占空比为1/3,但是与clk1相差begin //半个时钟周期 n2=0; clk2<=1'b1; end else begin n2=n2+1; clk2<=1'b0; end

分频器的设计2014-1-10 10.29.8

武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课程设计
题学专班姓
目院业级名
分频信号发生器的分析与设计自动化学院电气工程及自动化电气 1107 班成涛陈静教授
指导教师
2014 年
01 月
09 日

武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题目: 成涛专业班级: 电气 1107 班陈静教授工作单位: 自动化学院分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz）。要求输出信号:f1=f0/N，N 通过键盘输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。内容包括:摘要、目录、正文、参考文献、附录（程序清单）。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软件思想，流程，源程序设计及说明等）、程序调试说明和结果分析、课程设计收获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日编程 01 月 03 日-----0 1 月 07 日调试程序 01 月 08 日----- 01 月 09 日撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
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实验六Verilog设计分频器计数器电路答案

实验六V e r i l o g设计分频器/计数器电路一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock 周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK （上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN 为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk 上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是

时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR 是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。三、实验步骤实验一：分频器 1、建立工程 2、创建Verilog HDL文件 3、输入10分频器程序代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析由仿真结果可以看出clockout输出5个clock周期的低电平和5个clock 的高电平达到10分频的效果，设计正确。实验二：十进制加法计数器（异步清零） 1、建立工程 2、创建Verilog HDL文件 3、输入加法计数器代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析

分频器的设计

分频器的设计一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。

分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷

分频扬声器系统分频器电感的精确设计

三分频扬声器系统分频器电感的精确设计 1 引言扬声器系统的分频器分为前级分频和功率分频2类。前级分频是前级电路中由电子元件产生的分频，再由各自的功放分别驱动高﹑中﹑低音扬声器系统，如图（1a）所示，属于小信号有源分频。而功率分频则是由电感、电容、电阻元件构成的位于功放与扬声器之间的无源分频电路，如图（1b）所示。采用功率分频的扬声器系统结构简单、成本低，而且又能获得很高的放音质量，因而在现代高保真放音系统中应用最为普遍。其性能的好坏与扬声器的各项指标以及分频电路、电感元件的性能、精度有密不可分的关系，精确计算电感参数便是成功的关键。 2 对分频器电路、元件的要求（1）电路中电感元件直流电阻、电感值误差越小越好。而且为使频响曲线平坦最好使用空心电感。（2）电路中电容元件损耗尽可能小。最好使用音频专用金属化聚丙烯电容。（3）使各扬声器单元分配到较平坦的信号功率，且起到保护高频扬声器的作用。（4）各频道分频组合传输功率特性应满足图2所示特性曲线的要求（P0为最大值，P1为对应分频点f1、f2的值）。分频点处的功率与功率最大值之间幅度应满足P1（=0.3～0.5）P0的范围。（5）整个频段内损耗平坦，基本不出现“高峰”和“深谷”。 3 分频电感电容参数值的计算

下面以三分频分频器为例说明其参数的计算，如图3所示。

1）计算分频电感L1，L2，L3，L4和分频电容C1，C2，C3，C4。为了得到理想的频谱特性曲线，理论计算时可取：C1=C4，C3=C2，L1=L3，L4=L2，分频点频率为f1，（f2见图2），则分频点ω1=2πf0，ω2=2πf2。并设想高、中、低扬声器阻抗均相同为RL。每倍频程衰减12 dB。 2）实验修正C1，C2，C3，C4，L1，L2，L3，L4的值为精确起见，可用实验方法稍微调整C1，C2，C3，C4，L1，L2，L3，L4的值，以满足设计曲线﹙见图2﹚的要求。即通过实验描绘频响曲线，从而得到C1，C2，C3，C4，L1，L2，L3，L4的最佳值。如果没有实验条件，这一步也可不做。求出电容电感的值后就可计算电感值了。 4 最佳结构电感的作用 4.1最佳结构电感的提出空心分频电感（简称电感）的基本参数是电感量和直流电阻。一般来说，电感量不准会导致分频点偏离设计要求并可能影响扬声器系统的频响，大家都比较重视。然而其直流电阻不宜过大，否则会对音质产生影响。通常人们对此电阻在电路中的影响及其定量要求不甚了解，因此未引起足够重视，对此特作以下简要分析。以图3的分频网络为例，由于低音单元的分频电感L2与负载R（L低音单元额定阻抗）相串联，因此若L2的阻抗过大，功放输出功率在其上的损耗将增大。同时，功放内阻对低音单元的阻尼作用也将大大减弱。前者影响功放的有效输出功率，后者对音质的影响却无可挽回。由于分频网络中L2的电感量最大，且随分频点的降低而增大，所以L2的直流电阻的影响相当突出。至于高音单元的分频电感L1，因它未与负载串联，就不存在L2那样的功耗和阻尼问题。但是仍希望其阻抗尽可能小些。因为它与负载并联，起着旁路来自C1的残余低音频成分的作用。若阻值过大，就会影响高音分频网络对低音频的衰减陡度。

如图1所示是二分频电路的梯形图和时序图

如图1所示是二分频电路的梯形图和时序图。待分频的脉冲信号加在X000端，设M101和Y000的初始状态为“0”。当第一个脉冲信号的上升沿到来时，M101产生一个单脉冲（如图所示），Y000被置“1”，当M101置“0”时，Y000仍保持置“1”；当第二个脉冲信号的上升沿到来时，M101又产生一个单脉冲（如图所示），M101常闭触点断开，使Y000由“1”变“0”，当M101置“0”时，Y000仍保持置“0”直到第三个脉冲到来。当第三个脉冲到来时，重复上述过程。由此可见，X000每送两个脉冲，Y000产生一个脉冲，完成对输入信号的二分频。程序清单： LD X000 PLS M101 LD M101 ANI Y000 LDI M101 AND Y000 OUT Y000 END

在许多控制场合，需要对信号进行分频。下面以如图所示的二分频程序为例来说明PLC是如何来实现分频的。图二分频程序 a）梯形图 b）时序图图中，Y30产生的脉冲信号是X1脉冲信号的二分频。图中用了三个辅助继电器M160、M161和M162。当输入X1在t1时刻接通（ON），M160产生脉宽为一个扫描周期的单脉冲，Y30线圈在此之前并未得电，其对应的常开触点处于断开状态，因此执行至第3行程序时，尽管M160得电，但M162仍不得电，M162的常闭触点处于闭合状态。执行至第4行，Y30得电（ON）并自锁。此后，多次循环扫描执行这部分程序，但由于M160仅接通一个扫描周期，

M162不可能得电。由于Y30已接通，对应的常开触点闭合，为M162的得电做好了准备。等到t2时刻，输入X1再次接通（ON），M160上再次产生单脉冲。此时在执行第3行时，M162条件满足得电，M162对应的常闭触点断开。执行第4行程序时，Y30线圈失电（OFF）。之后虽然X1继续存在，由于M160是单脉冲信号，虽多次扫描执行第4行程序，Y30也不可能得电。在t3时刻，X1第三次ON，M160上又产生单脉冲，输出Y30再次接通（ON）。t4时刻，Y30再次失电（OFF），循环往复。这样Y30正好是X1脉冲信号的二分频。由于每当出现X1（控制信号）时就将Y30的状态翻转（ON/0FF/ON/0FF），这种逻辑关系也可用作触发器

50%占空比三分频器的设计方法

50％占空比三分频器的设计方法（原创）浏览次数：1037 添加时间：2006-04-17 20:47:01 本文主要介绍了50%占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。方法一：时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is

port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发qout1<=qout3; end if; end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发

实验四-模10计数器与20分频电路

●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟20分频电路 ●实验目的: 1.熟悉用可编程器件实现基本时序逻辑电路的方法。 2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。 ●预习要求： 1.回顾数字电路中加法计数器的相关知识。 ●实验说明： 1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。 2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。模10计数器表示，计数器从0000~1001循环计数。 3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），20 分频意味着分频后产生的新时钟周期是输入时钟的20倍（频率降为原频率1/20）。 ●实验内容与步骤： 1.新建一个属于自己的工程目录。 2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。 3.对此计数器模块进行编译和仿真。 4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。 5.对此分频电路进行仿真。 ●实验报告要求： 1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。 2.将代码关键位置写上相应注释（可用中文）。 3.对仿真波形截图，贴到实验报告中。 ●实验图表与数据： 1. 模10加法计数器cnt_10的V erilog代码：

2. 模10加法计数器cnt_10的仿真波形： 3. 10分频模块fenpin_10的Verilog代码： 4. 10分频模块fenpin_10的仿真波形：

三分频器

上海电力学院VLSI原理和设计报告题目：三分频器院系：计算机与信息工程学院专业：电子科学与技术年级：2008141班姓名：王沁学号：20082617 指导老师：赵倩

三分频器一、实验目的： 1、完成三分频器功能块的行为和结构描述，以及测试程序的编写。 2、熟练掌握VI编辑器，并用VCS调试验证设计程序的正确性。二、实验要求：用VI编辑器完成三分频器电路的源程序、测试程序的编写，并用VCS 仿真验证设计的正确性。三、实验内容和步骤程序： module div3(clk,clk_3); input clk; output clk_3; reg [1:0] countp; reg [1:0] countn; reg clk_3p; reg clk_3n; always@(posedge clk) begin if(countp<=2'd1) begin clk_3p<=1'b1; countp<=countp+2'd1; end else if(countp==2'd2) begin clk_3p<=1'b0; countp<=2'd0; end end

always@(negedge clk) begin if(countn<=2'd1) begin clk_3n<=1'b1; countn<=countn+2'd1; end else if(countn==2'd2) begin clk_3n<=1'b0; countn<=2'd0; end end assign clk_3=(clk_3p&&clk_3n)?1'b1:1'b0; endmodule 验证结果正确。四、实验总结经过这次实验，我了解了源代码以及测试代码的识别，并且通过VCS仿真可以测试出结果出来，检验其准确性，对三分频器也有了更深的了解。实验过程中遇到了一些问题，但经过老师的知道还是完成了。

倍频电路与分频电路的设计

倍频电路与分频电路的设计文件编码（GHTU-UITID-GGBKT-POIU-WUUI-8968）

课程设计说明书课程名称：模拟电子技术课程设计题目：倍频电路与分频电路的设计学生姓名：专业：班级：学号：指导教师：日期：年月日一、设计任务与要求 1.设计一倍频电路，能完成2倍频、4倍频（甚至更多）功能。且这些倍频能通过拨可用晶振来完成）；动开关转换。（振荡电路自行设计、制作，振荡频率应不低于11MH Z 2.设计一分频电路，能完成1/2分频、1/4分频（甚至更低）功能。且这些分频能通过拨可用晶振来完成）。动开关转换。（振荡电路自行设计、制作，振荡频率应不低于11MH Z 二、方案设计与论证随着通信技术的日益发展，倍频技术应用的领域也日益增长。例如CPU的倍频，最初CPU的速度与系统总线的速度是一样的,但随着CPU的速度要求越高，相应的倍频技术也就得到了迅速的发展。其工作原理是使系统总线工作在低频状态，而CPU的运行速度可以通过倍频技术来提升。改变频率的方法有很多种，本文只讨论几种：傅里叶法，锁相环法及乘法器与滤波器法。

方案一、傅里叶法：这是一种最简单的变频方式，它采用了傅里叶级数。任何一个周期信号都能表示为其基波和其谐波的和，如果将变换振荡电路输出的正弦波为方波，那它可以用一下的公式表示：接着就需要选择正确的谐波，接着可以通过一个带通滤波器来选择所需的谐波。缺陷：自适用于低频。方案二、锁相环法：在这个方法中，其输出频率不是直接是基准频率的输出，而是通过一个电压控制的振荡电路输出，它是通过一个相位比较器和基准电路频率同步。要被比较的频率是要除以倍频因子。由于频率的分割，压控振荡电路必须产生一个乘以n的频率。此过程便实现了频率的改变。局限：在大的频率范围内容易实现，起抖动差。方案三、乘法器和滤波器法：此方法是，首先建立一个振荡电路，使其产生正弦波，而后通过一个乘法器，使其实现倍频，再通过一个滤波器，选择我们需要的频率，从而实现倍频。分频是通过JK触发器实现，其原理是利用JK触发器的保持及翻转功能，实现分频，再通过一个滤波整流电路，得到所需的基波。其大致框图如下图（1）：三、单元电路设计与参数计算 1、LC三点式正弦波振荡电路原理图如下图（2）所示，其中包括输入滤波电路和输出滤波电路，消除噪音信号。其产生的正弦波频率主要与C1、C6和L3相关。计算公式如下：图（2）