实验六计数器及其应用

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实验六Verilog设计分频器计数器电路

实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。

二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。

2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。

3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。

4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。

5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。

三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。

电路实验计数器、译码器和数码显示器

二.实验原理
二.实验原理
3.数码显示器
1）作用：直观的显示数码。
2）分类：
•按显示器发光段数分为七段显示或八端显示；
•按显示器所用发光材料分为荧光数码管、半导体数码管（LED）及液晶显示器。
二.实验原理
七段数码显示器：七段发光线段分别用a、b、c、d、e、f、g七个小写字母表示。
二.实验原理
C
四.思考题
ENDEND
Thanks For Your Coming
计数器、译码器和数码显示器的应用
汇报人姓名
汇报时间：xx月xx日
掌握计数器的逻辑功能及使用方法。
01
熟悉译码器和数码显示器的使用方法。
02
一.实验目的
是数字系统的基本逻辑器件。记录输入时钟脉冲的个数实现分频、定时产生节拍脉冲和脉冲序列
计数器
1
按工作方式分：同步式和异步式；按计数进制分：二进制、十进制、任意进制；按计数方式分：加计数、减计数、可逆计数器。
地

三.实验内容
实验箱内部已经连接
三实验内容
N：
思考：观察波形时，应选用Q3、Q2、Q1、Q0、 N哪一个作为触发信号？
Q1：
Q2：
Q3：
Q0:
0 1 2 3 4 5 6 7 8 9 0 1
三.实验内容
05
LE为锁定输入，优先级再次之。在LT= 1、BI= 1条件下，LE接高电平，则输出a ~ g状态锁定，保持不变。
g为高电平输出有效。
BI为灭灯输入，优先级次之。在LT= 1条件下，BI接低电平，则输出a ~ g全为低电平，数码管熄灭不亮。
因此，CC4511在译码工作状态时，必须LT= 1、BI= 1、LE = 0。

实验06八位硬件加法器

实验六8位硬件加法器一. 实验目的1. 掌握QuartusII的硬件描述语言设计方法2. 了解同步计数器的原理及应用3. 设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器二. 准备知识1. 串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。

例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：图6.1 串行进位加法器由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。

这种加法器的逻辑电路比较简单，但它的运算速度不高。

为克服这一缺点，可以采用超前进位等方式。

2. 超前进位加法器对于一个加法器来说，它是一个纯组合电路。

也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。

换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。

而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图6.1所示的电路，引用了一位全加器构成了四位全加器。

在硬件实现上，在4倍的单个全加器延时时间内它的输出都是不准确的，必须经过4倍的单个全加器延时时间才能得到准确值。

如果是16位或32位的加法器，延时是不可容忍的。

因此一般来说是直接利用输入组合逻辑方式同时决定结果的每一位和输出进位来实现的加法器，为超前进位加法器，相比与串行加法大大减低了多位加法所需要的延迟。

由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。

现在介绍超前进位的概念。

根据全加器的功能，可列出它的真值表：表6.1 全加器真值表由全加器的真值表可得Si 和Ci 的逻辑表达式：1111111i i i i i i i i i i i i i i i i i i i i i i S A B C A B C A B C A B C A B C A B C A B C -------=+++=⊕+⊕=⊕⊕ （6.1）11111i i i i i i i i i i i i i i i i i i C A B C A B C A B C A B C A B A B C -----=+++=+⊕ （6.2）定义两个中间变量Gi 和Pi ：i i i i i iG A B P A B ==⊕ （6.3）当Ai ＝Bi ＝1时，Gi ＝1，由Ci 的表达式可得Ci ＝1，即产生进位，所以Gi 称为产生量变。

实验：计数器功能及其应用

实验计数器功能及其应用实验目的：通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。

实验原理：计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。

根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。

通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。

一个计数型触发器就是一位二进制计数器。

N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。

当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。

在数字集成产品中，通用的计数器是二进制和十进制计数器。

按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。

74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：表 8-1为74LS161的功能表：表8-1A B C D从表1在为低电平时实现异步复位（清零需要时钟信号。

在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数 A B C D。

在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。

在时，进位输出端OC=1。

在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。

用M进制集成计数器构成任意N进制计数器：1、M>N，需一片M进制计数器一种为反馈清零法，另一种为反馈置数法。

（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。

反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。

数电实验讲义

数字电子技术实验讲义实验一数字电子技术实验常用仪器的使用一、实验目的：1、熟悉数字逻辑实验台的使用。

2、熟悉示波器及数字万用表的使用。

二、实验内容及步骤：1、数字逻辑实验台的使用。

2、数字万用表在数字电子技术实验中的使用。

3、使用示波器观察数字信号。

三、实验仪器：1、数字万用表。

2、数字逻辑实验台。

3、示波器。

4、集成块74LS04。

五、实验报告要求：根据实验回答问题：1、数字量与模拟量的区别是什么？2、画出用波形图表示的数字信号“1”和“0”。

3、数字逻辑实验台上的逻辑电平是高电平点亮还是低电平点亮？实验二基本门电路的逻辑功能测试一、实验目的：1、掌握基本门电路逻辑功能的测试方法。

2、掌握基本门电路的逻辑功能。

二、实验原理：1、与非门（1）逻辑电路图（2）逻辑表达式 B A F ∙= 2、或门（1）逻辑电路图（2）逻辑表达式B A F +=3、异或门（1）逻辑电路图（2）逻辑表达式B A F ⊕=三、实验内容及步骤：1、数字逻辑实验台的使用2、二输入端与非门74LS00的逻辑功能测试。

（1）填写真值表（a ）（2）按逻辑电路图（一）接好电路，在下列情况下，用万用表测量悬空端和输出端的电平值填入表（b ）。

（74LS00引脚排列图见附录）A B Ｆ０００１１０１１&A BF图≥1 F AB图（二）=1 F AB图（三）表（a ） b3、二输入端或门74LS32的逻辑功能测试。

（1）填写真值表（c ）（2）按逻辑电路图（二）接好电路，在下列情况下用万用表测量悬空端和输出端的电平值填入表（d ）。

（74LS32引脚排列图见附录）1、二输入端异或门74LS86的逻辑功能测试。

（1）填写真值表(e)（2）按逻辑电路图(三)接好电路，在下列情况下用万用表测量悬空端和输出端的电平值填入表（f ）。

（74LS86引脚排列图见附录）A B Ｆ电位（Ｖ）逻辑状态电位（Ｖ）逻辑状态电位（Ｖ）逻辑状态0 1 1 0 0 0 1 1 0 1 1 A B Ｆ０００１１０１１A B Ｆ电位（Ｖ）逻辑状态电位（Ｖ）逻辑状态电位（Ｖ）逻辑状态 0 0 110 00 1 1 0 1 1 A B Ｆ０００１１０１１表（b ）表(c)表(d)表(e)四、实验仪器：1、数字万用表。

数字电路实验计数器及其应用实验报告

实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

计数器计数时所经历的独立状态总数为计数器的模（M）。

计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。

按计数脉冲输入方式不同，可分为同步计数和异步计数。

按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。

1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。

若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。

执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。

数字电路实验计数器

实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。

2．熟悉掌握常用中规模集成电路计数器及其应用方法。

二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。

在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。

根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。

根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。

类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。

4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。

从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。

所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。

计数器及其应用实验

输出
D2 X c X X b X X D1 X D0 X a X X Q3 0 d c 加计数减计数 Q2 0 b Q1 0 Q0 0 a
输入 CR
1 0 0 0 LD X 0 1 1 1 CPU X X CPD X X 1 D3 X d X X
4、实现任意进制计数有级联法、清零法、置数法等方法。
2、测试同步十进制可逆计数器74LS192的逻辑功能。
3、用两片74LS192构成六十进制计数器。（个位10进制，十位6进制）五、注意事项：实验中要使用到的芯片都必须要先检测其逻辑功能是否正常；还要检测脉冲源及输出指示是否正常。
六、实验报告 1. 画出实验线路图，记录整理实验现象及实验所得的有关波形，对实验结果进行分析。 2. 总结使用集成计数器的体会。
2、用2个上升沿触发的D触发器组成的两位异步二进制加法计数器。
工作原理：D触发器都接成T’触发器。
3、同步十进制可逆计数器74LS192
Vcc
16
D0
15
CR
14
BO
13
CO
12
LD
11
D2
10Leabharlann D3912
3
4
5
6
7
8
D1
Q1
Q0 CPD
CPU Q2
Q3
GND
LD——置数端；CPU——加计数端；CPD——减计数端； CO——非同步进位输出端； BO——非同步借位输出端；D0、 D1、D2、D3——计数器输入端； Q0、Q1、Q2、Q3——数据输出端；CR——清除端
四－二输入与非门74LS00（CC4011）。
三、实验原理
2Q 2Q 1Q

数电实验报告9

数电实验报告9实验名称：数电实验9—计数器应用实验目的：1. 了解计数器的原理和应用。

2. 学会使用计数器构建不同的计数电路。

3. 掌握计数器的时序控制方法。

实验器材：1. 74HC1634位二进制同步计数器芯片2. 面包板3. 连接线4. 电源5. 示波器实验原理：计数器是一种能够按照规定的数序变化的电路。

常用的计数器有二进制、十进制和BCD计数器等。

计数器作为数字信号处理中的一种重要组成部分，被广泛应用于各种数字系统中。

计数器的工作方式可以分为同步计数器和异步计数器两种。

同步计数器是指所有计数位的时钟输入信号都用同一个时钟信号，并行时钟输入使得每个计数器位都受到相同的时钟信号的影响，提供了能够精确识别被计数状态的条件，同时可以将时钟周期加快到一千万次每秒。

同步计数器的输出全部作为下一位的输入，以产生多位计数。

异步计数器是指计数器中的每一位都有一个独立的时钟信号。

在进行计数时，每个计数器位都相对独立地进行，不受其他位的计数影响。

异步计数器的优点是简化了逻辑设计，每个计数器位可以直接地与后部的逻辑块连接。

实验步骤：1. 将74HC163芯片插入面包板中，并使用连接线连接芯片的引脚。

2. 将Vcc和GND两个引脚连接到电源正负极。

3. 使用示波器连接OUT输出引脚和地。

4. 使用连接线将CLK、CLR、A、B、C、和D引脚连接到面包板上的适当位置。

5. 接通电源，并设置示波器参数，并观察示波器上的波形变化。

实验结果与分析：通过实验，我们可以观察到示波器上的输出波形变化，可以发现计数器的计数规律。

通过改变时钟脉冲的频率和逻辑控制信号的输入，我们可以构建不同的计数电路，实现不同的计数功能。

结论：通过本次实验，我们学习了计数器的工作原理和应用，并成功实现了计数器的构建和使用。

计数器作为一种重要的数字逻辑电路，广泛应用于各种数字系统中，对于实现复杂的计数功能起到了重要的作用。

计数器显示电路实训报告

一、实验目的1. 理解和掌握计数器的基本原理和工作方式。

2. 学习计数器显示电路的设计与搭建方法。

3. 熟悉计数器在数字电路中的应用。

4. 培养实际操作能力和问题解决能力。

二、实验原理计数器是一种用于实现计数功能的数字电路，其基本原理是利用触发器进行计数。

常见的计数器有异步计数器和同步计数器两种。

异步计数器采用触发器级联的方式，计数过程中各个触发器的翻转时间不同，因此存在一定的延迟；同步计数器则采用统一的时钟信号，使得各个触发器同时翻转，计数速度快。

计数器显示电路主要由计数器、译码器和显示器三部分组成。

计数器负责计数，译码器将计数器的输出转换为对应的显示信号，显示器则将译码器的信号转换为数字显示。

三、实验仪器与材料1. 数字逻辑实验箱2. 计数器芯片（如74LS90、74LS161等）3. 译码器芯片（如74LS48、CD4511等）4. 显示器（如七段数码管）5. 电源、导线、连接器等四、实验步骤1. 搭建计数器电路（1）根据实验要求选择合适的计数器芯片，如74LS90。

（2）按照计数器芯片的引脚功能，将计数器的输入端、输出端和时钟信号分别连接到实验箱的相应接口。

（3）检查电路连接是否正确，确保无短路或接触不良现象。

2. 搭建译码器电路（1）根据实验要求选择合适的译码器芯片，如74LS48。

（2）将译码器的输入端连接到计数器的输出端。

（3）将译码器的输出端连接到显示器的输入端。

（4）检查电路连接是否正确，确保无短路或接触不良现象。

3. 搭建显示器电路（1）将显示器的各个段分别连接到译码器的输出端。

（2）检查电路连接是否正确，确保无短路或接触不良现象。

4. 电源连接（1）将实验箱的电源连接到计数器、译码器和显示器的电源接口。

（2）确保电源电压符合实验要求。

5. 电路调试（1）打开实验箱电源，观察显示器是否正常显示数字。

（2）通过实验箱的按键或开关控制计数器的计数方向和速度。

（3）观察显示器显示的数字是否与计数器的计数值一致。

单片机定时器-计数器实验总结

单片机定时器-计数器实验总结单片机定时器/计数器实验总结篇一：单片机实验之定时器计数器应用实验一一、实验目的1、掌握定时器/计数器定时功能的使用方法。

2、掌握定时器/计数器的中断、查询使用方法。

3、掌握Prteus软件与Keil软件的使用方法。

4、掌握单片机系统的硬件和软件设计方法。

二、设计要求1、用Prteus软件画出电路原理图，单片机的定时器/计数器以查询方式工作，在P1.0口线上产生周期为200μS的连续方波，在P1.0口线上接示波器观察波形。

2、用Prteus软件画出电路原理图，单片机的定时器/计数器以中断方式工作，在P1.1口线上产生周期为240μS的连续方波，在P1.1口线上接示波器观察波形。

三、电路原理图六、实验总结通过这次实验，对定时器/计数器的查询工作方式有了比较深刻的理解，并能熟练运用。

掌握定时器/计数器的中断、查询使用方法。

对于思考题能够运用三种不同思路进行编程。

七、思考题1、在P1.0口线上产生周期为500微秒，占空比为2：5的连续矩形波。

答：程序见程序清单。

四、实验程序流程框图和程序清单1、以查询方式工作，在P1.0 RG 0000H START: LJMP MAIN RG 0100H MAIN: MV IE, #00H MV TMD, #02H MV TH0, #9CH MV TL0, #9CH SETB TR0 LP: JNB TF0, LP CLR TF0 CPL P1.0 AJMP LP END2、以中断方式工作，在P1.1 RG 0000H START: LJMP MAIN RG 000BH LJMP TTC0 RG 0100H MAIN: MV TMD, #02H MV TH0, #88H MV TL0, #88H SETB EA SETB ET0 SETB TR0 HERE: LJMP HERE RG 0200H TTC0: CPL P1.1 RETI END3、在P1.0口线上产生周期为500微秒，占空比为2：5的连续矩形波 RG 0000H START: LJMP MAIN RG 0100H MAIN: MV IE, #00H MV TMD, #20H MV TH1, #38H MV TL1, #38H MV TH0, #0F6H MV TL0, #14H LP1: SETB TR1 LP2: JNB TF1, LP2 CLR TF1 CLR TR1 CPL P1.0 SETB TR0 LP3: JNB TF0, LP3 MV TH0, #0F6H MV TL0, #14H CLR TF0 CLR TR0 CPL P1.0 LJMP LP1 END RG 0000H START: LJMP MAIN RG 0100H MAIN: MV IE, #00H MV TMD, #20H MV TH1, #38H MV TL1, #38H MV TH0, #0F0H MV TL0, #0CH SETB TR0 LP1: SETB TR1 LP2: JNB TF1, LP2 CLR TF1 CLR TR1 CPL P1.0 SETB TR0 LP3: JNB TF0, LP3 CLR TF0 MV TH0, #0F0H MV TL0, #0CH CPL P1.0 LJMP LP1 END RG 0000H START: LJMP MAIN RG 0100H MAIN: MV IE, #00H MV TMD, #00H LP1: MV TH1, #0F9H MV TL1, #18H SETB TR1 LP2: JNB TF1, LP2 CLR TF1 CPL P1.0 MV TH1, #0F6H MV TL1, #14H LP3: JNB TF1, LP3 CLR TF1 CPL P1.0 LJMP LP1 END五、实验结果（波形图）篇二：单片机实验-定时器计数器应用实验一定时器/计数器应用实验一一、实验目的和要求1、掌握定时器/计数器定时功能的使用方法。

数电实验7——计数器. 报告docx

深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。

本实验选用74LS162做实验器件。

74LS162引脚图见图1。

74LS162是十进制BCD同步计数器。

Clock是时钟输入端，上升沿触发计数触发器翻转。

允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。

同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。

清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。

74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。

四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。

用单脉冲做计数时钟，观测计数状态，并记录。

用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。

用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。

3、用2片74LS162和1片74LS00构成一个模60计数器。

2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。

用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。

（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。

电子计数器原理及应用

实验三：电子计数器原理及应用一、实验目的：了解测频的方法和电子计数器的工作原理熟悉电子计数器的操作，并采用不同闸门时间对不同的频率进行测量并分析。

二、实验原理：1、测频原理计数器的测频原理如图1 所示。

fx为输入待测信号频率，f0为时钟脉冲的频率。

闸门信号GATE控制计数时间，Fx和F0两个计数器在同一时间T内分别对fx 和f0进行计数，f0已知，时间T可由计数器F0的计数值算出。

计数器Fx的计数值Nx=fx×T，计数器F0的计数值N0＝f0×T。

由于 Nx/fx＝N0/f0＝T则被测频率fx为 fx＝(Nx/N0)×f0由于 Nx/fx＝N0/f0＝T则被测频率fx为 fx＝(Nx/N0)×f0图1 测频原理框图2、电路工作原理本实验系统中的计数器是采用8253芯片来实现的，电路原理如图2所示。

（1）Fx、F0计数器：F0计数器：由8253计数器0和计数器1级联而成的计数器，对时钟计数，通过设定初值来确定闸门时间（采用二进制计数）。

Fx计数器：由8253的计数器2构成的计数器，对被测信号计数（采用二进制计数）。

（2）开门脉冲发生器：开门脉冲发生器由D触发器构成，开门信号由软件产生，经out3到D1端，当软件发出开门信号后，D触发器的翻转产生一个开门前置脉冲（经与非门G输出），完成8253内的三个计数器从初值锁存器往计数器打入初值的置数脉冲作用。

图2 电路原理框图三、实验硬件及软件：1、计算机一台2、DVCC实验仪一台,函数信号发生器一台。

3、电子计数器程序。

四、实验预习要求：1、复习好《电子测量》中电子计数器的有关章节。

2、作好测试记录的准备。

五、实验步骤：1、在老师的指导下将实验平台准备就绪。

2、利用函数信号发生器产生不同频率的方波信号，由电子计数器对其进行测频，选择不同的闸门时间，对测量结果进行比较和分析。

记录测量的频率值，并填写下表：闸门时间信号频率10Hz 100Hz1KHz 2KHz 4KHz 8KHz1s2s4s8s六、思考题：1、分析以上测量数据，在用电子计数器对频率进行测量中，闸门时间对测量精度有何影响？2、对于本实验系统而言，闸门时间的选择有何限制？。

实验7 计数器及其应用

实验7 计数器及其应用一、实验目的：1．熟悉计数器的逻辑功能。

2．掌握集成计数器的使用方法。

3．学习实现任意进制计数器的方法。

二、实验原理计数器是最常用的时序逻辑电路之一。

其功能就是对输入的脉冲进行计数。

计数器种类繁多，按计数制式可分为二进制计数器、十进制计数器、任意进制计数器；按构成计数器中的各触发器是否使用同一个时钟信号可将计数器分为同步计数器和异步计数器；按照计数方向，可分为加法计数器、减法计数器和可逆计数器等。

本实验选用同步二进制计数器74LS161。

图1为74LS61的逻辑符号及管脚分布。

图中，LD ——置数端；CP ——时钟脉冲输入端；CR ——清零端；S 1、S 2使能端；CO 溢出进位端；D 0~D 3预置数输入端；Q 0~Q 3数据输出端。

74LS161的功能表如表1所示。

从功能表可以看出，74LS161是异步清零、同步置数的模16加法计数器。

表 1 74LS161的功能表三、实验内容图 1 74LS61 引脚排列及逻辑符号1.74LS61功能测试CR、LD、S1、S2、D0~D3接LED，CP接单脉冲。

在图2中画出实验接线图。

按自己画的接线图连接电路，将实验结果填入表2中。

图 2 实验内容1的接线图表 2 74LS161性能测试结果根据测试结果回答下列问题：(1) 74LS161进行清零操作与CP有关吗？（）（有关，无关），因此74LS161是（）（同步、异步）清零的。

(2) 74LS161进行置数操作与CP有关吗？（）（有关，无关），74LS161进行置数操作是在CP脉冲的（上升沿、下降沿）实现的？因此74LS161是（同步、异步）置数的。

2.实验原理图如图3所示。

根据74LS161和74LS00的引脚分布在图中标出引脚号。

然后按图3连接电路。

其中CP接单脉冲，Q0~Q3、Z接LED。

将实验结果填入表3。

根据实验结果回答问题：(1) 该计数器是进制的计数器。

(2) 如果CR不接基本RS触发器，而按图中虚线所示连接，是否影响计数模数？图 3表 33. 原理图如图4所示。