基于CPLD的低频数字相位测量仪

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低频数字式相位测量仪

低频数字式相位测量仪摘要本系统以AT89S51单片机为核心，由相位测量仪、移相网络、数字式移相信号发生器三个模块组成。

数字式相位测量仪实现了对20Hz到20KHz的峰-峰值为1V到5V的正弦信号、方波信号等进行精确的测频、测相的功能；移相网络则采用RC移相网络来实现，在100Hz、1KHz、10KHz三种情况下，通过切换电阻值的方法实现了最大相移±45°的调整。

被测信号的相位差、频率则通过数码管显示。

整个系统设计硬件结构简单，软件采用汇编语言实现，程序简单可读性强，效率高。

与传统的电路系统相比，具有处理速度快、稳定性高、性价比高的特点。

关键词：低频；相位测量；单片机；可编程逻辑器件AbstractThis is a system whose core is based on AT89S51 single chip and is composed of three modules by the phase measurement device，phase-shifting network，digital phase shifting generator.The digital phase measurement device can precisely measure the frequency and phase of sine signal from 20Hz to 20KHz with the voltage amplitude from 1Vp-p to 5Vp-p. The phase-shifting network uses the RC net. By changing the value of resistor, it can make the phase shift 45 degrees at most . The data are displayed on numberal displayer. Hardware is simple and software is realized by compiling language.Compared with traditional circuit, it has many advantages of faster processing speed, good stability and high ratio between property and price.Key W ords: low frequency; phase measure; MCU; CPLD目录1 引言 (1)2 总体设计 (2)2.1 方案论证 (2)2.1.1 移相网络 (2)2.1.2 数字式相位测量仪 (3)2.1.3 数字式移相信号发生器 (6)3 硬件设计 (8)3.1 移相网络 (8)3.2 相位测量仪 (11)3.2.1 信号调理部分 (11)3.2.2 CPLD测量模块 (12)3.2.3 单片机控制模块 (13)4 软件设计 (17)4.1 CPLD测量模块 (17)4.2 单片机控制模块 (19)5制作和调试 (21)5.1 硬件部分的制作和调试 (21)5.2 软件部分的制作和调试 (22)6总结 (22)致谢 (24)参考文献 (25)附录1 系统实物图 (26)附录2 实验原理图 (27)附录3 毕业设计作品说明书 (28)1 引言随着科学技术的突飞猛进的发展，电子技术广泛的应用于工业、农业、交通运输、航空航天、国防建设等国民经济的诸多领域中，而电子测量技术又是电子技术中进行信息检测的重要手段，在现代科学技术中占有举足轻重的作用和地位。

低频数字式相位测量仪制作报告

低频数字式相位测量仪制作报告摘要本系统由低频数字相位频率测量仪，输入移相网络和数字式移相信号发生器组成。

利用CPLD，单片机控制模块实现了高精度的频率相位测量。

数字式移相信号发生器采用直接数字频率合成（DDFS）技术，输出频率范围宽，控制精度高。

由于在DDFS系统中采用了双D/A输出形式，信号幅度采用数字调节方式，输出信号幅度稳定。

移相网络的输入采用了自动增益控制（AGC），实现了高达48dB的宽范围输入，实现信号的自动稳幅输出。

此外，本系统友好的人机界面，合理实用的功能扩展，使整个系统更利于实际使用。

一．方案设计与论证1.相位频率测量部分方案一：对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。

将该正弦送入单片机系统，对信号的脉宽进行测量，经计算得到输入的两路正弦信号的相位差。

单片机系统直接对过零比较后的方波信号计数，得到输入信号频率。

经单片机系统处理后，显示测量结果。

此方案电路相对简单，容易实现，但是受到单片机工作速度的限制，精度不高。

方案二：对输入的两路正弦信号分别进行过零比较，并对生成的两路方波信号进行异或运算，得到占空比与相位差成正比的脉冲信号。

由CPLD对相位差脉冲信号和频率信号进行计数，将计数结果送入单片机，单片机经过简单计算后显示测量结果。

此方案可以提高系统的测量精度，单片机要实现的功能相对简单，可以实现友好的人机界面。

缺点是电路相对复杂，成本较高。

系统框图详见图2-1。

综合考虑，这里采用了方案二。

2.移相网络部分方案一：直接采用题目中提供的参考电路。

此电路实现简单，但对于不同幅度的输入信号，不能做到自动稳幅输出。

对于小信号输入，无法满足题目输出峰-峰值0.3～5V的要求，除非采用可变增益放大器，在没有单片机控制的情况下，显然带来诸多不便。

方案二：以题目中提供的参考电路为基础，在信号输入前端加入自动增益控制电路（AGC），以适应各种幅度的信号输入。

CPLD低频数字相位测量仪的设计

包括数字移相信号发生器和相位测量仪２部分，分别完成移相信号的发生、频率与相位差的预置、数字显示、号的移相以信
及移相后信号相位差和频率的测量与相识等功能。中数字式移相信号发生器可以产生预置频率的差值；其相位测量仪可
以测量和显示相位信号的频率、位差。相
厂一
后，将波形整形电路的２０］厂厂厂厂］］
图１波形变换示意图
的功能，用以产生相位测量仪所需的输入正弦信号。其
技术要求指标：率范围２Ｈｚ～０Ｈｚ频率步进为频０２ｋ，
２Ｈ，０ｚ输出频率可预置；相位差范围为０３９，～５。相位差
（具有设定保存功能。５）
实现相位、频率的测量，并且具有独自的控制功能和数
字显示功能。
１１系统硬件结构．
首先将被测２列正
弦信号Ａ、Ｂ经平滑滤波
后，入过零比较电路，输
Ａ
１系统硬件设计
总体要求：（）有相位测量功能，１具即相位测量仪的功能。其
传感及检测仪表
ＣＬ低频数字相位测量仪的设计ＰＤ
朱红梅，美君潘
（海西部矿业铅业摘
要：绍了一种基于复杂的可编程逻辑器件（Ｌ和高速单片机ｓｃ８ｃ８介ＣＰＤ）Ｔ９５的低频数字相位测量仪。该测量仪
京航天航空大学出版社【］白英彩．型计算机常用芯片手册【．海：海科学３微Ｍ】上上

基于cpld的频率测量计

基于cpld的频率测量计一、引言频率是指单位时间内重复发生的事件次数，是电子工程学中经常用到的概念之一。

例如，计算机系统中的频率就是指每秒钟的时钟脉冲数量。

而在电子测试和测量领域中，频率的测量也是非常重要的。

本文将介绍一种基于CPLD（Complex Programmable Logic Device）的频率测量计，它采用了基于数字技术的方法，能够非常准确地测量输入信号的频率。

二、系统设计CPLD是一种可编程逻辑器件，它可以根据用户的需求进行逻辑设计和综合实现。

该器件具有可重复使用性强、可编程性高、芯片密度大的特点，因此被广泛用于数字电路设计中。

在该频率测量计中，我们选用了普遍使用的CPLD型号——EPM240-F100C5。

系统设计中的各个部分功能如下所示：1. 信号输入模块：该模块用于接收原始的输入信号。

它实现了输入信号的滤波和防抖，保证了输入信号的稳定性。

在该模块中，我们使用了RC滤波电路和Schmitt触发器，对输入信号进行处理，以保证信号质量。

2. 信号计数模块：该模块用于对输入信号进行计数，并通过一个计数器来实现。

当计数器的值达到一定值时，我们就可以计算出输入信号的频率。

在该模块中，我们使用了CE （Clock Enable）触发器来实现计数器的计数功能，具有同时输入时钟和使能信号的特点。

3. 数字显示模块：该模块用于将测量出的频率通过数字方式显示出来。

我们采用了常见的七段数码管进行显示。

在该模块中，我们通过对七段数码管的控制来实现数字的显示。

4. 系统控制模块：该模块用于对整个测量系统进行控制和管理。

它包括开关机控制、复位控制、频率计算等功能。

我们使用了一个简单的有限状态机（FSM）来控制这部分功能。

三、实现过程除了上述四个模块之外，该频率测量计还需要使用一些额外的器件，如RC滤波电路、Schmitt触发器、CE触发器、七段数码管等。

这些器件的选型和接线将直接影响到最终的测量结果，因此要特别注意。

基于CPLD的频率计设计

基于CPLD的频率计设计摘要本文介绍了一种基于复杂可编程逻辑器件（CPLD）的频率计设计。

频率计是一种测量信号频率的仪器，广泛应用于电子工程、通信工程等领域。

本文首先简要介绍了频率计的原理和应用场景，然后详细阐述了基于CPLD的频率计的设计思路和实现步骤。

最后，通过实验验证了设计的可行性和准确性。

本文通过Markdown文本格式输出，便于阅读和理解。

引言频率计作为一种常用的测量设备，广泛应用于各个领域。

传统上，频率计主要使用模拟电路实现。

然而，随着数字电子技术的发展，CPLD逐渐成为一种流行的可编程逻辑器件，其具有体积小、功耗低和灵活性高等优点。

本文将介绍如何利用CPLD设计出一种精确可靠的频率计。

频率计原理频率计的基本原理是测量信号周期的倒数，即计算出信号的频率。

实现频率计需要以下几个步骤：1.输入信号经过滤波器，去除噪音和干扰。

2.使用计数器模块对输入信号进行频率计数。

3.使用定时器模块来确定计数的时间窗口。

4.根据计数结果和时间窗口的长度计算出信号的频率。

基于CPLD的频率计设计思路基于CPLD的频率计设计可以分为以下几个关键步骤：1.确定输入信号的范围和要求。

根据应用的具体需求，确定输入信号的频率范围和精度要求。

2.选择合适的CPLD芯片。

根据输入信号的要求，选择具有足够的计数器和定时器资源的CPLD芯片。

3.编写计数器和定时器的Verilog代码。

根据选定的CPLD芯片的特性，使用Verilog语言编写计数器和定时器的逻辑代码。

4.设计输入和输出接口。

根据具体的应用场景，设计CPLD芯片的输入和输出接口。

基于CPLD的频率计设计实现步骤1：确定输入信号的范围和要求在本设计中，假设输入信号的频率范围为1Hz到10MHz，要求测量精度为0.1Hz。

步骤2：选择合适的CPLD芯片根据步骤1的要求，选择支持至少10MHz频率计数的CPLD芯片。

步骤3：编写计数器和定时器的Verilog代码在这一步骤中，我们使用Verilog语言编写计数器和定时器的逻辑代码。

基于CPLD的数字频率计

湖南工程学院课程设计课程名称嵌入式系统课题名称基于CPLD的简易数字频率计专业电子信息工程班级学号姓名指导教师2011年12 月日湖南工程学院课程设计任务书课程名称：嵌入式系统题目：基于CPLD的简易数字频率计专业班级：学生姓名：指导老师：审批：任务书下达日期 2011 年12 月日设计完成日期 2011 年 12月日目录任务书 (4)1 设计目的和要求 (4)2任务日期 (5)一、设计总体思路和基本框图 (6)1 设计总体思路 (6)2 基本原理 (8)3 总体框图 (8)二、各单元模块设计…………………………………………………………………………..错误！未定义书签。

1模块FEN…………………………………………………………………………...错误！未定义书签。

2模块SEL……………………………………………………………………………错误！未定义书签。

3 模块CORNA (19)4 模块LOCK (19)5 模块CH (19)6 模块DISP (19)7 模块YM (19)三、顶层文件设计……………………………………………………………………………..错误！未定义书签。

1 总体电路图 (19)四、调试下载………………………………………………………………………….错误！未定义书签。

五、心得体会…………………………………………………………………………………..错误！未定义书签。

六、参考文献…………………………………………………………………………………...错误！未定义书签。

七、评分表……………………………………………………………………………………..错误！未定义书签。

一．设计总体思路，基本原理和框图1.设计总体思路采用现场可编程门阵列(FPGA)为控制核心，利用VHDL语言编程，下载烧制实现。

将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便.2.基本原理众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

基于CPLD的简易数字频率计

一．设计总体思路，基本原理和框图1.1.设计总体思路数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。

将使整个系统大大简化。

提高整体的性能和可靠性。

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

1.2.基本原理工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。

测量时，将被测信号通过信号整形电路，产生同频率的矩形波，输入计数器作为时钟。

当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

最后将锁存的数值译码并在数码管上显示。

1.3.总体框图二．单元电路设计2.1.分频电路模块本次课程设计中，我们选择的是20分频。

分频器在总电路中有两个作用。

由总图框图中不难看出分频器有两个输出，一个给计数器，一个给锁存器。

时钟信号经过分频电路形成了20分频后的门信号。

另一个给锁存器作锁存信号，当信号为低电平时就锁存计数器中的数。

其电路图如图1.图1 分频电路图2.2.片选信号电路模块此电路也有两用途。

一是为后面的片选电路产生片选信号，二则是为模块ch（译码信号）提供选择脉冲信号。

其电路图如图2.图2 片选信号电路图2.3.计数器模块计数器模块为该电路中的核心模块，它的功能是：当门信号为上升沿时，电路开始计算半个周期内被测信号通过的周期数，到下升沿后结束。

然后送忘锁存器锁存。

其电路图如图3.图3 计数器电路图2.4.锁存器模块该模块在分频信号的下降沿到来时，将计数器的信号锁存，然后送给编译模块中。

基于cpld的简易数字频率计的设计

基于cpld的简易数字频率计的设计
基于CPLD的简易数字频率计的设计如下：
首先，将CPLD作为主控芯片，实现信号的采集、处理和控制。

通过输入的信号，经过滤波器去除噪音和干扰，然后使用计数器模块对输入信号的频率进行测量。

计数器模块将信号的周期转换成相应的脉冲数，再通过单片机进行数据处理，计算出信号的频率。

其次，利用单片机进行数据处理和显示。

单片机通过接收计数器模块的脉冲数，根据测量公式计算出信号的频率，并将结果显示在LCD屏幕上。

同时，单片机还负责控制CPLD的工作流程，实现整个系统的协调工作。

最后，通过仿真和测试验证设计的正确性和可行性。

测试结果表明，该数字频率计具有测量精度高、抗干扰能力强、稳定性好等优点，可以广泛应用于各种需要测量频率的场合。

基于CPLD的简易数字频率计的设计方法包括硬件设计和软件设计两部分。

硬件设计主要是利用CPLD和单片机等芯片进行电路设计和搭建；软件设计主要是利用CPLD编程语言和单片机编程语言进行程序编写和调试。

在实际应用中，需要根据具体需求和条件进行选择和调整。

基于单片机和CPLD的数字相位测量仪设计

测量输入与输出信号问的相差 △ｐ以便确定线性控制的范围。（，常用到的一般测
量工具，比如在电力系统中电网并网合闸时，求两电网的电信要
号相同，就要求精确的测量两工频信号之间的相位差。有测这还
形，电路图如图２所示。密特触发器在单门限电压比较器的基施
础上加入了正反馈网络，以有效提高抗干扰能力，而避免信可从
的相位。通常所谓相位测量是指对两个同频率信号之间相位差
的测量。相位的测量很重要，测某元件的阻抗Ｚ厶因此如＝，
姚晖李伟季上满沈科杰胡娅（浙江理工大学信息电子学院，浙江杭州３０１）１０８
摘要
介绍了数字式低频相位测量仪的组成、作原理，出了一种基于单片机和可编程逻辑器件的低频数字相位测量仪的工提设计方案。系统以Ａ８Ｃ２单片机小系统及Ａｌｒ司的ＥＭ７２ＳＣ８ — ５ＣＬ为核心，频率为２ＨＴ９５ｔａ公ｅＰ１８Ｌ４１ＰＤ对０ｚ到２ｋｚ０Ｈ的正弦波信号实现精确测频、相，用以８７测并２９为核心的键盘显示电路给以显示。对测周误差进行了改进分析。设计还该
Ｋｅｗｏｒｓ：ａｅｍｅｓｅ，ｙｄｐｈｓａｕｒＭＣＵ，ＣＰＬｆＤ，ｅｑｕｎｃ，ｒｏｒｒｅｙｅｒ

基于单片机和CPLD的数字相位测量仪设计

《工业控制计算机》2010年23卷第1期正弦信号υ（t）＝υm cos（ωt＋φ）有三个要素：振幅、角频率和初相位。

正弦信号经过不同的时间或不同的网络后可以有不同的相位。

通常所谓相位测量是指对两个同频率信号之间相位差的测量。

相位的测量很重要，如测某元件的阻抗Z＝UI∠φ，因此要知道复阻抗就要知道电压与电流间的相位差φ。

另外在间接调频电路中，利用电压控制谐振电路的中心频率，从而使载波的相位φ产生漂移Δφ，即频率随控制电压改变。

在这种调频电路中要确定控制电压与相移Δφ间线性变换的范围，因而就需要测量输入与输出信号间的相差Δφ，以便确定线性控制的范围。

低频数字式相位测试仪在工业领域中是经常用到的一般测量工具，比如在电力系统中电网并网合闸时，要求两电网的电信号相同，这就要求精确的测量两工频信号之间的相位差。

还有测量两列同频信号的相位差在研究网络、系统的频率特性中具有重要意义。

近年来，随着科学技术的迅速发展，很多测量仪逐渐向“智能仪器”和“自动测试系统”发展，这使得仪器的使用比较简单，功能越来越多。

1系统组成系统主要包括整形电路，以CPLD为核心的频率、相位差测量电路，以单片机为核心的计算、控制电路以及以8279为核心的键盘显示电路组成。

系统的结构原理图如图1所示。

图1低频数字相位测量仪结构图1．1整形电路整形电路主要用于将两路具有相位差的正弦波都整形成方波，以便让CPLD可以对其进行计数、测频。

本系统中我们使用两个施密特触发器对两路信号进行整形，电路图如图2所示。

施密特触发器在单门限电压比较器的基础上加入了正反馈网络，可以有效提高抗干扰能力，从而避免信号在过零点时多次触发的现象。

另外，为了保证输入电路对相位差测量不带来误差，必须使两个施密特触发器的门限电平相等。

图2施密特整形电路1．2频率、相位差测量电路本系统主要采用测周期的方法来测量信号的频率。

首先，将整形后的信号进行二分频，那么二分频后信号的高电平宽度正好对应于原信号的周期T。

低频数字式相位测量仪(余蜜)

低频数字式相位测量仪作者：余蜜刘勇尹佳喜（华中科技大学）获奖队编号：1-32赛前辅导教师：刘志强文稿整理辅导教师：熊蕊摘要：本设计以凌阳16位单片机S PCE061A 和Lattice 公司的CPLD ispLSI 1032E 为核心，由相位测量、移相网络和数字式移相信号发生器三个子系统组成。

采用CPLD 与单片机相结合的方法，充分利用单片机丰富的资源以及CPLD 的高速特性，大大地拓宽了系统的工作频带，提高了系统的灵敏度和精确度,使系统运行稳定。

利用红外键盘使系统可以远距离无线控制。

关键词：相位测量，移相，CPLD ，DDS一方案论证与设计1 相位测量仪方案方案一：单周波计数法。

将有相位差的两路方波信号进行”异或”后作为闸门，在高电平时，利用外部高频信号进行计数，在下降沿将数据读出，低电平时对计数器清零。

设晶振频率为f c ，测得信号的频率为f r ，计数值为N ，则相位差phase 为o crN f f phase 180⨯⨯=方案二：定时间计数。

将高频时钟信号和两路信号异或得到的信号进行“与”，在设定时间s 内利用其上跳变沿计数，设高频时钟频率为f c ，计数值为N ，则o csf Nphase 180⨯=方案三：多周期同步计数法。

设被测信号的频率为f ，则将一被测信号进行f 1倍（f 取整）分频，则在f 1周期内(保证测量时间在1s 左右)，被测信号异或与参考高频信号相与的信号singal1的计数为N 1,同时期参考高频信号的计数为N ，则o NN phase 1801⨯=以上三种方案都可以采用一个D 触发器将相位测量的相位扩展到o 0-o 360。

方案一需高速时钟，按题目要求，在20kHz 信号时的相位差分辨率为0.1o ，则要求时钟最少为72MHz ，实现困难。

而方案二测量时间段一定，存在遗漏0~1个周波的情况，从而引入较大的误差。

方案三的读数与异或得到的信号同步，不存在遗漏问题，误差很小，故采用此方案。

(PL可编程逻辑器件)基于cpld的频率测量计

（PL可编程逻辑器件）基于cpld的频率测量计基于CPLD的频率测量计摘要本文主要论述了利用CPLD进行测频计数，单片机实施控制实现等精度频率计的设计过程。

该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。

等精度的测量方法不但具有较高的测量精度，而且在整个频率区域保持恒定的测试精度。

该频率计利用CPLD来实现频率的测量计数。

利用单片机完成整个测量电路的测试控制、数据处理和显示输出。

本文详细论述了硬件电路的组成和单片机的软件控制流程。

其中硬件电路包括键控制模块、显示模块、输入信号整形模块以及单片机和CPLD主控模块。

设计器件采用Atmel公司的单片机AT89C51和Altera公司的MAX7000系列EPM7128SLC84-15芯片。

键控制模块设置1个开始键和3个时间选择键，键值的读入采用一片74LS165来完成；显示模块用8只74LS164完成LED的串行显示；被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整形后输入CPLD；标准频率采用40MHz有源晶振动实现；单片机软件用汇编语言编写，软件模块对应于硬件电路的每一个部分，还包括部分数据计算和转换模块。

关键词：单片机，CPLD，频率计，测频，等精度THE DESIGN OF FREQUENCY MEASUREMENT BASED ON CPLDAbstractThe reach pape rmainly discusses the design process of equal-accuracy frequency meter that uses CPLD to count the frequency measurement and frequency meter is also controled by single chip computer. The frequency meter makes use of equal-accuracy design that can overcome the disadvantage of traditional measuring principle,which precision declines as measured signal frequency does. The equal-accuracy measurement not only has higher measuring precision,but also can keep invariable measuring precision in whole area of frequency.This frequency meter uses CPLD to realize the measuring count of frequency. Single chip computer completes the test control、data processing and display output of the system.This essay discusses the compose of hardware circuit and software control flow of single chip computer in detail. Hardware circuit includes key control module、display module, plastic module of input signal、single chip computer control module and CPLD main control module.The frequency meter adopts single chip computer AT89C51 of Atmel company and EPM7128SLC84-15 of Altera company. Key control module has 1 function key and 3 time selection key. A chip 74LS165 completes the key value input. Display module uses eight 74LS165s to realize the serial display of LED. First, the measuring signal amplitude is limited. Second, the single is amplified by two class direct coupling amplifier. Finally, the signal inputs CPLD after itis trimed by Smitter trigger. Standard frequency is 40MHz. Software program of single chip computer is writed by assembly language. Someof software program is corresponded to every hardware part, the others includ data count and transform.Key Words：SCM;CPLD，Frequency meter，Frequency measurement，Equal-precision目录第一章引言 (1)第二章测量原理及其设计内容 (2)2.1 测量原理 (2)2.2 频率计的设计内容和意义 (3)第三章硬件电路设计 (6)3.1 系统组成 (6)3.2 测频模块的工作原理及设计 (7)3.2.1 CPLD的结构与功能介绍 (7)3.2.2 CPLD测频模块的逻辑设计 (8)3.3 键控制模块 (10)3.4 显示模块 (11)3.5 电源模块 (12)3.6 输入信号整形模块 (13)3.7 单片机主控模块 (14)3.7.1 AT89C51单片机性能 (14)3.7.2 单片机控制电路 (17)3.8 其它电路 (18)第四章软件设计 (19)4.1 Quartus II概述 (19)4.2 Quartus II使用VHDL实现系统功能的全过程 (20)4.2.1 电子系统的设计方法 (20)4.2.2 “自顶向下”与“自底向上”的设计方法 (21)4.2.3 VHDL语言简介 (22)4.2.4 频率计的VHDL设计 (22)4.3 CPLD模块仿真 (25)4.4 单片机的汇编语言编程 (26)4.4.1 单片机主程序 (26)4.4.2 测频子程序 (27)4.4.3 显示子程序 (28)4.4.4 键盘扫描子程序 (29)4.4.5 时间值输入子程序 (30)4.4.6 延时子程序 (30)第五章实验测试及误差分析 (31)5.1 实验测试 (31)5.2 误差分析 (31)结论 (33)参考文献 (34)致谢 (36)附录1 单片机控制程序清单 (37)附录2 电路原理图 (50)。

低频数字相位测量仪..

现代电子学实验报告实验题目：低频数字相位测量仪姓名：年级：2012级指导教师：完成日期：2015年10月14日原创性声明本人声明本实验报告涉及的电路图、程序代码均为自己设计，没有抄袭他人的成果。

特此声明！声明人：目录摘要 (1)一、系统设计要求与技术指标 (2)二、方案选择与可行性论证 (2)2.1总体框架 (2)2.2频率测量 (2)2.3相位测量 (3)三、系统模块设计 (3)3.1信号整形电路的设计 (3)3.2 FPGA数据采集电路的设计 (5)3.2.1硬件部分 (5)3.2.2精度分析 (5)3.2.3软件部分 (5)3.3、单片机数据运算控制电路的设计 (6)3.3.1硬件部分 (6)3.3.2软件部分 (7)3.4、数据显示电路的设计 (10)3.4.1显示部分设计方案 (10)3.4.2数据显示电路 (10)四、参考资料 (12)附录 (13)主要器件介绍 (13)FPGA数据采集程序 (15)硬件电路图 (21)低频数字式相位测量仪的设计摘要：基于过零检测法原理，以单片机89C51和可编程逻辑器件CPLD为核心，从数据采集﹑数据运算控制、显示等电路功能电路设计，实现了一个低频数字式相位测量仪系统。

在此过程中，采用MCU与FPGA相结合的方案，将软件部分为数据采集、运算、控制和单片机控制显示两部分，充分发挥单片机具有的控制、运算能力强，FPGA数据采集速度快的特点来对实现各个模块功能进行程序设计，同时还对相关程序进行调试和仿真，验证了其可行性，使其性能接近最优。

而对硬件电路设计包括采用施密特触发器组成的整形电路、显示电路、FPGA 芯片及单片机外围电路等，实现了对频率信号频率、相位差的显示，同时配合系统完成数据采集、运算、控制等功能。

在上述基础上，本文还对有关频率信号的频率、相位测量技术及理论进行了研究和分析，对FPGA可编程芯片、单片机控制等的运用进行了学习，从而为课题研究奠定了理论基础。

基于CPLD与MSP430的多功能数字相位频率测量系统

基于CPLD与MSP430的多功能数字相位频率测量系统基于CPLD与MSP430的多功能数字相位频率测量系统张世雄，祁玉林，边红昌，王应吉吉林大学电子科学与工程学院 130026Email：******************************摘要：本文介绍了一种基于CPLD与MSP430实现的全数字式控制、具有移相信号发生功能的相位频率测量系统。

本系统主要包括两大模块。

其相位频率测量模块设计了0°～360°相位差脉冲变换电路、脉冲同步多周期变换电路和周期法测频电路，可实现10Hz～20KHz两路正弦信号的高精度测相测频；其数字式移相信号发生模块利用DDS 原理设计了数控移项信号发生器，可数控产生0°～359.99°相位差、1Hz ～10MHz的两路正弦信号。

关键词：CPLD DDS 相位测量频率测量数控移相1．引言本设计源于2003年全国大学生电子设计竞赛C题——低频数字式相位测量仪。

在题目要求的功能指标基础上设计了此多功能数字相位测量系统。

本系统主要包括两大模块：相位频率测量模块，数字式移相信号发生器模块。

目前常见的相位测量方法有：①模拟差脉积分法②传统单周期计数法③正弦信号数值采样法④多周期脉冲计数法。

模拟差脉积分法电路复杂且对元器件要求较高；传统的单周期计数法对高频信号精度较低；本设计采取多周期脉冲计数法提高测量相位精度。

对于常见的正弦信号产生方法有：①锁相环式频率合成器法②专用的DDS芯片法③利用DDS原理CPLD 实现法。

锁相环式频率合成器法难以实现数控移相功能；采用专用的DDS芯片价格较高；综合考虑，我们利用DDS 原理设计了数控移相发生器，实现数控移相、信号产生功能。

3. 相位测量模块设计：本模块主要包括输入信号变换，测频，测相三大部分。

3.1 输入信号变换部分：输入信号变换电路部分包括放大、整形两级电路（具体电路见图9）。

前级输入采用开环放大，以增加信号的上升沿陡度，尽可能减小后级过零比较时出现的附加相移误差，器件选择低噪、高精度、高速运放OP37。

基于CPLD的低频相位测量仪的设计与实现PPT资料优秀版

鉴相器原理图和仿真波形
系统模块设计,包括信号整形模块，CPLD数据采集模块，单片机数据运算控制及数据显示模块
单片机模块的程序设计流程图
等精度频率/相位计实物图
CPLD模块的软件设计与仿真
在图中可以看到，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。由于系统将CPLD和单片机相结合，综合其优点，具有集成度高、稳定性好、设计灵活和设计效率高等优点。本系统采用Altera公司CPLD芯片EPM240T100C5N和单片机AT89S52构成测控主体。包括硬件设计和软件设计两大部分。由仿真波形可知，该脉冲信号的占空比与这两路信号在图中，取SPUL=0时，系统被允许进行脉宽测试。由仿真波形可知，该脉冲信号的占空比与这两路信号包括硬件设计和软件设计两大部分。单片机模块的程序设计流程图为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。通过控制SEL就能按照8个8位将计数器中的32位数读入单片机中进行计算，由此，不难算出，TCLK的高电平脉宽应该等于4BH乘以BCLK的周期。这时，CLR一个正脉冲后，系统被初始化。相位测量：将两路被测正弦波信号整成方波信号，通过鉴相器，输出一路具有不同占空比的脉冲波形。 CPLD模块的软件设计与仿真单片机模块的程序设计流程图仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。
仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。在图中可以看到，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。通过控制SEL就能按照8个8位将计数器中的32位数读入单片机中进行计算，
在图中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。此时，CL和 CLR的功能都能发生变化，前者为1时测信号高电平的脉宽，为0时测低电平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动电路系统的标准信号计数器BZQ准备对标准频率进行计数。而允许计数的条件是此后出现的第一个脉宽。由图11可见，当CL= 1，TCLK的高电平脉冲到来时，即启动了BZQ进行计数，而在TCLK的低电平到来时停止计数，状态信号EEND则由低电平变为高电平，告诉单片机计数结束。计数值可以通过SEL读出，这里是4BH.

低频数字相位(频率)测量的CPLD实现

低频数字相位(频率)测量的CPLD实现在电子测量技术中，测频测相是最基本的测量之一。

相位测量仪是电子领域的常用仪器，当前测频测相主要是运用等精度测频、PLL 锁相环测相的方法。

研究发现，等精度测频法具有在整个测频范围内保持恒定的高精度的特点，但是该原理不能用于测量相位。

PLL 锁相环测相可以实现等精度测相，但电路调试较复杂。

因此，选择直接测相法作为低频测相仪的测试方法[1、2、3、4]。

设计的低频测相仪，满足以下的技术指标：a .频率20-20KHz；b .输入阻抗≥100KΩ；c.相位测量绝对误差≤1 度； d.具有频率测量和数字显示功能；e.显示相位读数为0 度--359 度。

1 系统工作原理系统工作原理如单片机和CPLD 的数据采用独立接口方式，这样设计比较灵活，可以不受单片机总线时序的影响。

由ADD[0..2]进行控制，分别读取测频测相计数器中的19 位数据，并存于单片机中，进行后续的计算。

单片机完成数据的运算后，将所得数据转化为10 进制，送到显示板进行显示。

显示板共有8 个数码管，其中，前5 位用于显示频率（最大为20000Hz）,后三位显示相位（最大为359 度）。

在CPLD 设计中，根据计算，选取测频、测相计数器长度均为19 位，在标频信号为10MHz 时，相位测量精度小于1 度。

若只用89C51，其自带的计数器只有16 位，且不易同时实现测频测相的功能。

故选用CPLD 实现其测频测相的计数功能，并设计了独立的数据接口，以便与单片机交换数据[5、6]。

2 CPLD 测频测相模块工作原理。