VHDL实验报告03137

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VHDL实验报告

《创新实验》实验报告—基于VHDL的编程和硬件实现一、实验目的1.熟悉和掌握硬件描述语言VHDL的基本语法及编写；2.掌握软件Xilinx ISE 10.1的使用；3.熟悉SDZ-6电子技术实验箱的使用；4.了解节拍脉冲发生器等基本电路的实现；5.了解八位二进制计数器的功能与设计；6.学习键盘和七段数码管显示的控制和设计。

二、实验内容1.Xilinx ISE 10.1软件的使用；2.节拍脉冲发生器等基本电路的实现；3.八位二进制计数器的实现4.键盘扫描及显示的实现三、实验器材1、PC机2、SDZ-6电子技术实验箱3、正负5V电源4、I/O接口线四、软件的使用在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。

安装完成之后就可以使用这个软件编写相应的VHDL的程序。

1.新建工程File—>New Project 弹出下面的对话框输入工程名后单击Next。

然后根据本实验的实验箱进行以下设置。

以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。

在窗口的左边会出现刚刚新建的工程，如下:2.新建一个VHDL的源文件。

在上图中，右击工程选择New Source ，弹出如下对话框。

在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。

单击Next。

出现下面的对话框。

该对话框主要是对外部端口的编辑。

可以直接跳过，即单击Next，在源文件上编辑端口。

然后在接下来的对话框中单击Finish。

完成建立一个源文件。

窗口右边就会出现刚才编辑的源文件。

3.编写和编译代码将事先编好的代码复制到源文件里，然后保存文件。

选中左边的文件名，在窗体的左边出现如下编辑文档内容。

选择Synthesize —XST—》Check Syntax，双击Check Syntax，开始编译源文件。

VHDL实验报告

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#50 S1=1;S2=0; #50 A=0;B=0;C=1;D=0; #50 S1=0;S2=1; #50 A=1;B=0;C=0;D=1; #200 $stop; end MUX41b MUX41b1 (.A(A),.B(B),.C(C),.D(D),.S1(S1),.S2(S1),.Y(Y));//元件例化 endmodule If else 方法仿真图：
实验一半加器电路的设计
一．实验目的（1)掌握 Modelsim 软件的编译、仿真方法 (2)熟练运用 Modelsim 软件进行 VHDL 程序设计开发 (3)掌握基于 Modelsim 的组合逻辑电路设计方法 (4)利用 VHDL 的逻辑表达式描述门电路 (5)利用 VHDL 的代码完成半加器设计二．实验内容 1.实验要求：设计一个两位二进制半加器，半加器只考虑了两个加数本身，没有考虑由低位来的进位。 2.半加器的输入为 A 和 B。输出为 SO 和 CO。使用 Verilog HDL 程序实现上述实验内容，并使用 modelsim 仿真半加器主程序为： module adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=A^B; //和值数据输出 assign CO=A&B; //进位数据输出 endmodule 测试程序为： `timescale 1ns/1ns //时间精度 `include "adder.v"; module addertest; reg A,B; //输入变量类型定义 wire SO,CO; //输出变量类型定义 initial begin A=0;B=0; #100 A=0;B=1 ; #100 A=1;B=1 ; #100 A=1;B=0 ; #100 $stop; end adder adder1(.SO(SO),.CO(CO),.A(A),.B(B)); endmodule

vhdl课程设计实验报告

湖南科技大学信息与电气工程学院《课程设计报告》题目：电子技术课程设计报告专业：通信工程班级：一班姓名：何家乐学号： 1004040126指导教师：罗朝辉任务书题目《电子技术》课程设计时间安排课程设计时间为10天（2周）。

（1）调研、查资料1天。

（2）总体方案设计2 天。

（3）电路设计2天（画原理图，参数计算）。

（4）实验室完成相应电路的验证。

3天（5）撰写设计说明书 1 天。

（6）验收1 天。

目的：训练学生综合运用学过的电子技术原理的基础知识，独立进行查找资料、选择方案、设计电路、撰写报告，进一步加深对电子电路基本理论的理解，提高运用基本技能的能力，为今后的学习和工作打下坚实的基础。

要求：（1）能正确设计电路，画出线路图，分析电路原理。

（2）按时参加课程设计指导，定期汇报课程设计进展情况。

（3）广泛收集相关技术资料。

（4）独立思考，刻苦钻研，严禁抄袭。

（5）按时完成课程设计任务，认真、正确地书写课程设计报告。

（6）培养实事求是、严谨的工作态度和认真的工作作风。

总体方案实现：（1）明确设计任务，对所要设计的任务进行具体分析，充分了解电路性能、指标内容及要求。

（2）制定设计方案。

（3）迸行具体设计：单元电路的设计；参数计算；器件选择；绘制电路原理图。

（4）撰写课程设计报告（说明书）：课程设计报告是对设计全过程的系统总结，也是培养综合科研素质的一个重要环节。

指导教师评语：评分等级：（）指导教师签名：课程设计报告1.课题名称：RGB LED Control 原理图及PCB设计2.设计任务及要求⑴任务：完成RGB LED control 的设计，并画出原理图及其PCB设计。

⑵要求：①能正确设计电路，画出线路图，分析电路原理。

②按时参加课程设计指导，定期汇报课程设计进展情况。

③广泛收集相关技术资料。

④独立思考，刻苦钻研，严禁抄袭。

⑤按时完成课程设计任务，认真、正确地书写课程设计报告。

⑥培养实事求是、严谨的工作态度和认真的工作作风。

VHDL多路波形发生器实验报告

VHDL多路波形发生器实验报告一、基本要求：1、对输入时钟信号进行分频，实现三路互差120°的信号。

2、实现输出信号的占空比控制clk: 输入时钟信号reset: 同步复位信号（低电平有效）div: 输入分频控制信号(注意：6n分频)ctrl: 占空比控制信号ctrl=1时, 占空比为1:1ctrl=2时, 占空比为1:2ctrl=3时, 占空比为2:1A,B,C: 三路输出信号二、设计思路:1.实验为6n分频，用变量s来控制，0~6n-1这六个数，当时钟信号每来一个上升沿时加1，当为6n-1时清零；2.定义N为常量，通过改变N的值改变分频；3.ctrl值不同时，占空比不同，用case语句控制，ctrl分别为01，10，11和其他；4.具体波形的实现用if语句，当占空比为1时，A输出信号在s=0和s=3*n时翻转，B输出信号在s=2*n和s=5*n时翻转，C输出信号在s=4*n和s=n的时候翻转。

当占空比为1：2时，A输出信号在s=0和s=2*n时翻转，B输出信号在s=2*n和s=4*n时翻转，C输出信号在s=4*n和s=0的时候翻转。

当占空比为2：1时，A输出信号在s=0和s=4*n时翻转，B输出信号在s=2*n和s=0时翻转，C输出信号在s=4*n和s=2*n的时候翻转；5.在占空比为1和1：2时，C输出信号应比B慢120度，但是实际输出超前B，所以要对C输出进行反相；同理，在占空比为2：1时，要对B、C分别进行反向。

6.用if语句判断是否复位，若非，则执行case语句。

三、流程图：四、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity top isport(clk,reset:in std_logic;ctrl:in std_logic_vector(1 downto 0);A,B,C:out std_logic);end top ;architecture rel of top issignal temp1,temp2,temp3,temp4,temp5 : std_logic; constant N: integer:=1;signal s:integer range 0 to 6*N-1 ;beginprocess(clk,reset,ctrl)beginif (reset='0') thentemp1<='0';temp2<='0';temp3<='0';temp4<='0';temp5<='0';s<=0;elsecase ctrl iswhen "01"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=3*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=5*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=N thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "10"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=2*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=4*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=0 thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "11"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=4*N thentemp1<= not temp1;end if;if s=2*N thentemp5<= not temp5;end if;if s=0 thentemp5<= not temp5;end if;if s=4*N thentemp4<= not temp4;end if;if s=2*N thentemp4<= not temp4;end if;end if;temp2<= not temp5;temp3<= not temp4;when others=>temp1<='0';temp2<='0';temp3<='0';end case;end if;end process;A<=temp1;B<=temp2;C<=temp3;end rel;五、仿真波形：整体波形：当ctrl=1 当ctrl=2 当ctrl=3复位当ctrl=其他：六、实验过程遇到的问题：在程序设计时，开始不知该怎样使A,B,C互差120度，开始是想通过定义一个变量，每来一个上升沿加1，从0开始，A路信号除3n 取余为0则翻转，B路信号除3n取余为1则翻转，C路信号除3n取余为2则翻转，我觉得这样的想法应该没有错，可是实际却调不出来，可能是某处逻辑有问题，后来就模仿老师给的6分频程序，设计了现在的程序。

vhdl实验报告

vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。

本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。

一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。

通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。

二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。

然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。

在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。

在学习了VHDL的基础知识后，我们开始进行实验设计。

我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。

首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。

然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。

接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。

三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。

在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。

在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。

vhdl设计实验报告

vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。

本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。

一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。

VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。

二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。

三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。

本实验中，我们选择设计一个4位加法器电路。

2. 设计电路结构根据电路功能的要求，设计电路的结构。

在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。

3. 编写VHDL代码使用VHDL语言编写电路的描述代码。

在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。

4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。

通过输入不同的测试数据，观察输出是否正确。

5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。

通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。

四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。

输入不同的数据进行加法运算时，输出结果都正确。

五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。

通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。

六、实验心得本实验让我对VHDL语言有了更深入的认识。

通过实际操作，我更加熟悉了VHDL的编写和仿真流程。

VHDL与数字电路设计实验报告

VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。

本文档将对实验的步骤、设计原理和结果进行详细描述。

实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。

我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。

2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。

我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。

然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。

3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。

我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。

通过这一步骤，我们确认了我们设计的电路能够按照预期工作。

4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。

我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。

通过这一步骤，我们验证了电路在实际环境中的可行性。

设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。

通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。

通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。

结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。

在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。

根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。

结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。

我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。

VHDL实验报告

EDA课程设计项目——数字钟学院：机电工程学院专业年级：07级电子科学与技术学号：学生姓名：指导老师：成绩评定：数字钟设计1、课程设计目的1、熟悉和掌握VHDL模块间的组合设计思路了解数字钟的工作原理2、掌握各芯片的逻辑功能及使用方法。

3、了解数字钟的组成及工作原理。

4、熟悉数字钟的设计与制作。

5、掌握常用仪器、仪表的正确方法，学会电路整机指标的测试6、巩固和加深学生对模拟电子技术，数字逻辑电路等课程基本知识的理解。

2、课程设计内容基本要求：1. 设计一个按HH:MM:SS（六位七段LED）显示的24小时制数字钟。

2.通过三个按键能够实现复位和校对时间的功能。

3、设计条件硬件：利用PC设计软件：MAX+PLUS2实验总原理图4、设计思路：过一个数据选择器和一个3-8译码器分别控制数码管的段选和位选实现数码管的动态扫描。

5、设计步骤：设计步骤：1、24进制计数器的vhdl语言编译、仿真程序如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY jjsqh ISPORT(rest,clk:IN std_logic;co:OUT std_logic;qh,ql:BUFFER std_logic_vector(3 DOWNTO 0));END jjsqh;ARCHITECTURE one OF jjsqh ISBEGINco<='1'WHEN(ql="1001"AND qh="0101")ELSE'0';PROCESS(clk,rest)BEGINIF(rest='0')THENql<="0000";qh<="0000";ELSIF(clk'EVENT AND clk='1')THEN IF(ql =3)THEN ql<="0000";IF(qh =2)THEN qh<="0000";ELSE qh<=qh+1;END IF;ELSE ql<=ql+1;END IF;END IF;END PROCESS;END one;2、60进制计数器的vhdl语言编译、仿真程序如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY jsqm ISPORT(rest,clk:IN std_logic;co:OUT std_logic;qh,ql:BUFFER std_logic_vector(3 DOWNTO 0));END jsqm;ARCHITECTURE one OF jsqm ISBEGINco<='1'WHEN(ql="1001"AND qh="0101")ELSE'0';PROCESS(clk,rest)BEGINIF(rest='0')THENql<="0000";qh<="0000";ELSIF(clk'EVENT AND clk='1')THENIF(ql =9)THEN ql<="0000";IF(qh =5)THEN qh<="0000";ELSE qh<=qh+1;END IF;ELSE ql<=ql+1;END IF;END IF;END PROCESS;END one;3、6选1数据选择器（控制LED的段选和位选）的vhdl语言编译、仿真程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ledchoose isport(a,b,c,d,e,f: in std_logic_vector(3 downto 0);s: out std_logic_vector(2 downto 0);z: out std_logic_vector(3 downto 0);cp:in std_logic);end ledchoose;architecture behave of ledchoose isbeginprocess(cp)variable sn :std_logic_vector(2 downto 0);beginif cp'event and cp='1' then if sn="101"thensn:="000";elsesn:=sn+1;end if;case sn iswhen "000"=>z<=a;when "001"=>z<=b;when "010"=>z<=c;when "011"=>z<=d;when "100"=>z<=e;when "101"=>z<=f;when others=>null;end case;end if;s<=sn;end process;end behave;4、3-8译码器的vhdl语言编译、仿真程序如下：library ieee;use ieee.std_logic_1164.all;entity decode isport(iny:in std_logic_vector(2 downto 0);outy:out std_logic_vector(7 downto 0));end decode;architecture behave of decode isbeginprocess(iny)begincase iny iswhen "000"=>outy<="11111110";when "001"=>outy<="11111101";when "010"=>outy<="11111011";when "011"=>outy<="11110111";when "100"=>outy<="11101111";when "101"=>outy<="11011111";when "110"=>outy<="10111111";when "111"=>outy<="01111111";when others=>null;end case;end process;end behave;5、整点报时模块的编译、仿真Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity alarm isPort( a,b,c,d:in std_logic_vector(3 downto 0);q:out std_logic);End alarm;Architecture a of alarm isBeginprocess(a,b,c,d)beginif (a=0 and b=0 and c=0 and d=0) then q<='1' ;else q<='0';end if ;end process;end a;6、LED数码管显示模块的编译、仿真程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY led ISPORT( inp:IN STD_LOGIC_VECTOR(3 DOWNTO 0);outp:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END led;ARCHITECTURE be OF led ISBEGINprocess(inp)BEGINCASE inp isWHEN"0000"=>outp<="1111110";WHEN"0001"=>outp<="0110000";WHEN"0010"=>outp<="1101101";WHEN"0011"=>outp<="1111001";WHEN"0100"=>outp<="0110011";WHEN"0101"=>outp<="1011011";WHEN"0110"=>outp<="1011111";WHEN"0111"=>outp<="1110000";WHEN"1000"=>outp<="1111111";WHEN"1001"=>outp<="1111011";WHEN others=>outp<="0000000";end CASE;END process;END be;7、校时电路：校时、校分由两个或门组成，闲置是，按键开关一端与Vcc连接，当按下时，另一端与或门输入和下拉电阻连接，实现校时功能8、将所有模块合起来就是一个完整的动态扫描时钟之所以这样做是因为从流程图我们可以清晰的看到时钟的各部分组成，能够轻易的对其进行功能模块的拆分，好进行各个模块的vhdl语言的编译、仿真，从而使编译简化，不至于那么复杂，更易于编写vhdl语言程序，而且要是出现在错误的话可以直接到各个模块去找错误，更容易修改和解决错误问题。

VHDL实验报告

实验四————LED数码管显示数字实验内容：在四个七段LED数码管上显示数字“1234”。

实验原理：实现LED数码管数字显示电路的输入和输出端口控制信号如图所示clkLed_bit reset led_seg输入和输出端口信号图中clk信号为50MHz时钟信号。

reset信号为复位按键输入信号，当reset按键按下时，reset信号为低电平。

输出信号led_bit为驱动LED数码管的位码信号，因为有四个LED 数码管，需要四根信号线，控制四个LED数码管中的哪一个LED数码管显示。

输出信号led_seg为驱动LED数码管的段码信号，共有八根信号线，分别是a,b,c,d,e,f,g,dp段，输出信号led_seg能够控制一个LED数码管中的哪一段显示。

四个七段LED数码管的排列如下图所示：四个LED数码管LED数码管采用共阳极发光二极管，如下图所示，需要点亮数码管中的某一段时，应该在对应段的段码信号输出低电平。

共阳极LED数码管由于每个LED数码管有八个发光二极管，八个发光二极管同时导通时需要提供比较大的电流，需要给共阳极加驱动电路，如下图所示，当需要某一LED数码管显示数字时，就给该行的控制信号led_bit(i)提供一个低电平信号。

共阳极LED数码管的阳极驱动电路原理图实验内容：本次实验采用了两个进程：1.scanclk_get:获取扫描时序控制信号2.led_selest_get:选择数码管并显示数字流程图：Clknum scan_cntr reset led_bit<3:0>源代码：library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity EXP4_M isport(clk,rst:in std_logic;led_bit:out std_logic_vector(3 downto 0); led_seg:out std_logic_vector(7 downto 0)); end EXP4_M;进程scanclk_get 产生LED 数码管扫描时序控制电路 Led_select_d isplay 进程选择要显示的数据和对应的数码管七段译码器architecture Behavioral of EXP4_M issignal scanclk:std_logic_vector(17 downto 0);beginscanclk_get:process(clk,rst)beginif rst='0' thenscanclk<=(others=>'0');elsif rising_edge(clk) thenscanclk<=scanclk+1;end if;end process scanclk_get;led_select_display:process(scanclk)begincase scanclk(17 downto 16) iswhen "00" =>led_bit<="1110";led_seg<="10011111" ;when "01"=>led_bit<="1101";led_seg<="00100101" ;when "10"=>led_bit<="1011";led_seg<="00001101" ;when "11"=>led_bit<="0111";led_seg<="10011001" ;when others =>null;end case;end process led_select_display;end Behavioral;UCF文件：net "clk" loc =Y11;net "rst" loc =J3;net "led_bit(0)" loc =M5;net "led_bit(1)" loc =M4;net "led_bit(2)" loc =M3;net "led_bit(3)" loc =M2;net "led_seg(0)" loc =R4;net "led_seg(1)" loc =T3;net "led_seg(2)" loc =T2;net "led_seg(3)" loc =T1;net "led_seg(4)" loc =N4;net "led_seg(5)" loc =N3;net "led_seg(6)" loc =N2;net "led_seg(7)" loc =N1;实验结果：实验箱数码管依次显示“1234”。

VHDL实验报告

年月日VHDL实验报告学院专业学号姓名实验1 译码器设计一、实验原理1、译码器是数字系统中常用的组合逻辑电路，常用于地址译码。

74LS138是最常用的一种小规模集成电路，它有3个二进制输入端和8个译码输出端。

表1.1是它的真值表。

表1.1 3－8 译码器真值表2、普通的LED数码管由7段和一个点组成，使用它进行显示，需要译码驱动。

本实验实现一个七段LED显示译码电路。

为了实验方便，在译码之前加入一个4位二进制加法计数器，当低频率的脉冲信号输入计数器后，由7段译码器将计数值译为对应的十进制码，并由数码管显示出来。

图1.1为此电路的原理图。

图1.1 7段LED译码显示电路二、实验内容1、设计一个4－16译码器。

2、设计轮流显示表1.2所示字符的程序。

表1.2 字母显示真值表3、通过仿真，观察设计的正确性。

4、下载、验证设计的正确性。

三、源程序1、4－16译码器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decode ISPORT( d0, d1, d2,d3, s1 ,s2 ,s3:IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) );END decode;ARCHITECTURE rtl OF decode ISSIGNAL indata : STD_LOGIC_VECTOR ( 3 DOWNTO 0 );BEGINIndata <= d3 & d2 & d1 & d0 ;PROCESS ( indata, s1, s2, s3 )BEGINIF (s1 ='1' AND s2='0' AND s3 = '0' ) THENCASE indata ISWHEN "0000" => Y <= "1111111111111110" ;WHEN "0001" => Y <= "1111111111111101" ;WHEN "0010" => Y <= "1111111111111011" ; WHEN "0011" => Y <= "1111111111110111" ;WHEN "0100" => Y <= "1111111111101111" ;WHEN "0101" => Y <= "1111111111011111" ;WHEN "0110" => Y <= "1111111110111111" ;WHEN "0111" => Y <= "1111111101111111" ;WHEN "1000" => Y <= "1111111011111111" ;WHEN "1001" => Y <= "1111110111111111" ;WHEN "1010" => Y <= "1111101111111111" ; WHEN "1011" => Y <= "1111011111111111" ;WHEN "1100" => Y <= "1110111111111111" ;WHEN "1101" => Y <= "1101111111111111" ;WHEN "1110" => Y <= "1011111111111111" ;WHEN "1111" => Y <= "0111111111111111" ;WHEN OTHERS=> NULL;END CASE;ELSEY <= "1111111111111111" ;END IF;END PROCESS;END rtl;2、轮流显示表1.2所示字符的程序。

VHDL实验报告

三．分析和心得通过这次实验我熟悉了 Verilog HDL 元件例化语句的作用，并且熟悉全加器的工作原理。在四位全加器的择器的设计
一．实验目的熟悉 Modelsim 的 Verilog HD 文本设计流程全过程，学习简单的组合逻辑电路设计，多层次的电路设计，仿真和硬件测试二．实验内容 (1)从多路输入信号中选择其中一路进行输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器。数据选择器又叫多路选择器，简称 MUX。 (2)分别采用原理图和 Verilog HDL 语言的形式设计 4 选 1 数据选择器 (3)对所涉及的电路进行编译及正确的仿真 Case 语句设计： module MUX41a(a,b,c,d,s1,s0,y); input a,b,c,d; input s1,s0; output y; reg y; always@(a or b or c or s1 or s0) //敏感信号表 begin : case ({s1,s0}) //数据组合 2'b00:y<=a; 2'b01:y<=b; 2'b10:y<=c; 2'b11:y<=d; default:y<=a; endcase end endmodule 测试程序为： `timescale 1ns/1ns `include "MUX41a.v"; //包含 4 选 1 case 语句程序 module MUX41atest; reg a,b,c,d,s1,s0; wire y; initial begin a=0;b=0;c=0;d=0; s1=0; s0=0; #100 a=1;b=0;c=0;d=0;

VHDL实验报告实验三

实验三：2位加法器一、实验目的1、熟悉Xilinx ISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；2、学习利用VHDL语言设计三位比较器控制电路程序；3、根据加法的原理设计VHDL程序，实现功能c=a+b.二、VHDL源程序：●Compare3源代码：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder2 isport(a:in STD_LOGIC_VECTOR(1 downto 0);b:in STD_LOGIC_VECTOR(1 downto 0);c:out STD_LOGIC_VECTOR(1 downto 0));end adder2;architecture adder2_arch of adder2 isbeginc<=a+b;end;●2位加法器testbench代码：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY ttt333 ISEND ttt333;ARCHITECTURE behavior OF ttt333 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT adder2PORT(a : IN std_logic_vector(1 downto 0);b : IN std_logic_vector(1 downto 0);c : OUT std_logic_vector(1 downto 0));END COMPONENT;--Inputssignal a : std_logic_vector(1 downto 0) := "00";signal b : std_logic_vector(1 downto 0) := "00";--Outputssignal c : std_logic_vector(1 downto 0);-- No clocks detected in port list. Replace <clock> below with -- appropriate port nameconstant clock_period : time := 10 ns;BEGIN-- Instantiate the Unit Under Test (UUT)uut: adder2 PORT MAP (a => a,b => b,c => c);stim_proc: processbegina <="00";b <="11";wait for 20 ns;a <="01";b <="10";wait for 20 ns;a <="01";b <="01";wait for 20 ns;a <="00";b <="01";wait for 20 ns;wait for clock_period*10;wait;end process;END;三、实验结果与分析●实验仿真波形图●实验结果分析由波形图观察可得该VHDL代码实现了2位加法功能，实现c=a+b的功能。

vhdl全加器实验报告

vhdl全加器实验报告VHDL全加器实验报告引言：在数字电路设计领域，全加器是一种基本的逻辑电路。

它用于将两个二进制数相加，并产生相应的和与进位输出。

在本次实验中，我们将使用VHDL语言设计和模拟一个全加器电路，并通过实验验证其功能和正确性。

一、实验目的本实验的目的是通过设计和模拟一个VHDL全加器电路，加深对数字电路和VHDL语言的理解。

具体目标如下：1. 学习并掌握全加器的原理和电路结构；2. 掌握VHDL语言的基本语法和使用方法；3. 设计和模拟一个全加器电路，并验证其正确性；4. 分析和评估全加器电路的性能和优化方法。

二、全加器的原理和电路结构全加器是一种用于二进制加法的逻辑电路。

它接受两个输入位和一个进位输入位，并产生一个和输出位和一个进位输出位。

全加器的电路结构通常由两个半加器和一个或门组成。

半加器用于计算两个输入位的和，而或门用于计算进位输出位。

三、VHDL语言的基本语法和使用方法VHDL是一种硬件描述语言，用于描述和模拟数字电路。

它具有丰富的语法和功能，可以方便地进行电路设计和仿真。

VHDL语言的基本语法包括实体声明、端口声明、信号声明、过程声明等。

在本次实验中，我们将使用VHDL语言来描述和模拟全加器电路。

四、全加器电路的设计和模拟在本次实验中，我们将使用VHDL语言设计和模拟一个4位全加器电路。

首先，我们需要定义输入和输出信号，并声明全加器的实体和端口。

接下来，我们可以使用VHDL语言描述全加器的逻辑电路，包括半加器和或门的连接关系。

最后，我们可以使用仿真工具对全加器电路进行模拟，并观察输出结果。

五、全加器电路的验证和性能评估在模拟过程中，我们可以通过输入不同的二进制数来验证全加器电路的正确性。

我们可以逐个比较输入和输出的二进制数，并检查和进位输出是否与预期结果一致。

如果全加器电路能够正确地计算和输出结果，则说明设计和模拟过程是正确的。

此外，我们还可以评估全加器电路的性能和优化方法。

VHDL硬件课程设计实验报告

硬件课程设计实验报告一、全加器设计1、实验目的(1)了解四位全加器的工作原理。

(2)掌握基本组合逻辑电路的FPGA实现。

(3)熟练应用Quartus II进行FPGA开发。

2、实验原理全加器是由两个加数X i和Y i以及低位来的进位C i-1作为输入，产生本位和S i以及向高位的进位C i的逻辑电路。

它不但要完成本位二进制码X i和Y i相加，而且还要考虑到低一位进位C i-1的逻辑。

对于输入为X i、Y i和C i-1，输出为S i和C i的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：全加器真值表由真值表得到S i和C i的逻辑表达式经化简后为：这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。

i3、实验内容本实验要完成的任务是设计一个四位二进制全加器。

具体的实验过程就是利用实验系统上的拨动开关模块的K1～K4作为一个加数X输入，K5～K8作为另一个加数Y输入，用LED模块的LED1～LED8来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。

实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。

4、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关，输入两个四位的加数，则在LED灯上显示这两个数值相加的结果的二进制数。

5、实验报告(1)出不同的加数，绘仿真波形，并作说明。

(2)在这个程序的基础上设计一个八位的全加器。

(3)在这个程序的基础上，用数码管来显示相乘结果的十进制值。

(4)将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

二、七段数码显示设计1、七段显示基本原理七段显示器，在许多产品或场合上经常可见。

其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示0～9数字及英文数A、B、C、D、E、F。

VHDL实验报告

项目一数据选择器一、实验与设计要求1．熟悉MAX+PLUS II的编译环境，掌握该集成环境各个菜单项的使用;2．了解MAX+PLUSII的VHDL程序设计输入方法，初步了解该软件的仿真环境;3．初步运用VHDL编程，体会硬件描述语言的先进性;4．理解VHDL语言的并发执行的特点；5．熟悉VHDL语法6. 按照如下图示，设计一个四路的数据选择器，该电路能将四组不同的数据有选择的输出，每一组数据的宽度为4，输出那一组数据由选择开关决定，如下表：辑图如下：S0S1二、实验与设计方法1．进入MAX+PLUSII软件之前，在E盘上新建一个工作目录\lyung。

2．进入MAX+PLUSII文本编辑器，编写VHDL程序,并保存文件至\lyung\ mux41.vhd：3. 将工程指向当前文件并编译当前文件。

4. 建立波形仿真文件，设置输入、输出端口及输入端口的信号波形，保存波形仿真文件。

5. 进入仿真器工作环境，查看波形仿真结果。

6. 选择器件, 为电路端口分配FPGA器件引脚。

7. 进行第二次编译（包括逻辑综合和器件工艺映射），生成目标文件（*.sof等）。

8．将目标文件下载至FPGA器件。

9．在实验台上进行实际操作，验证设计的正确性。

三、实验与设计结果通过实验，初步熟悉了MAX+PLUS II的编译环境，并掌握该集成环境各个菜单项的使用。

实验过程中，了解了MAX+PLUSII的VHDL程序设计输入方法，初步运用VHDL编程，成功的按照实验要求设计了程序的VHDL源码（见附件1），熟悉了VHDL语法，理解了VHDL语言的并发执行的特点；并进行了仿真实验（仿真实验截图见图4-1），初步了解该软件的仿真环境，并成功的将文件烧入实验平台，成功通过了测试（实验平台截图见图4-2）。

四、程序源码及实验截图4-0、VHDL源码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC_VECTOR (3 DOWNTO 0);s1,s0: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END mux41;ARCHITECTURE behave OF mux41 ISSIGNAL sel: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINsel <= s1 & s0;q<= a WHEN sel="00" ELSEb WHEN sel="01" ELSEc WHEN sel="10" ELSEd WHEN sel="11" ELSE"XXXX";END behave ;图 4-2 实验平台实验项目二三—八译码器一、实验与设计要求1.掌握组合逻辑电路的设计的一般步骤和方法；2.掌握一般电路设计要求及其设计知识；3. 设计一个3-8译码器，此电路有三个输入端（A，B，C），八个输出端D[7·0]；当输入为为不同的值（0~7）时，只有对应的输Y7二、实验与设计方法2. 编写VHDL语言程序3. 将工程指向当前文件并编译当前文件。

vhdl计数器实验报告

vhdl计数器实验报告《VHDL计数器实验报告》摘要：本实验利用VHDL语言设计了一个简单的计数器电路，并通过FPGA实现了该计数器。

实验结果表明，VHDL计数器能够准确地实现计数功能，具有较高的稳定性和可靠性。

引言：计数器是数字电路中常见的一种基本电路，用于实现对输入信号的计数和统计。

在本次实验中，我们利用VHDL语言设计了一个简单的计数器电路，并通过FPGA实现了该计数器。

本实验旨在通过实际操作和观察，加深对VHDL语言和计数器电路的理解，提高实验者的实际动手能力和问题解决能力。

实验内容：1. VHDL语言设计计数器电路2. 在FPGA上实现计数器电路3. 调试和测试计数器电路实验步骤：1. 设计计数器电路的VHDL代码，包括计数器的输入输出端口、计数器的计数规则和状态转换规则等。

2. 将VHDL代码综合成逻辑门电路，并下载到FPGA开发板上。

3. 运行FPGA开发板，观察计数器电路的工作情况，调试和测试计数器电路。

实验结果：经过实验，我们成功设计了一个简单的4位二进制计数器，能够准确地实现计数功能。

在FPGA开发板上实现该计数器电路后，我们观察到计数器能够按照预期的规则进行计数，并且在每个计数值上能够稳定地输出正确的结果。

在不同的输入条件下，计数器电路都能够正常工作，具有较高的稳定性和可靠性。

结论：通过本次实验，我们深入了解了VHDL语言的基本语法和计数器电路的设计原理，掌握了VHDL语言设计数字电路的方法和技巧。

同时，我们通过实际操作和观察，加深了对计数器电路的理解，提高了实际动手能力和问题解决能力。

本次实验取得了良好的实验效果，为今后的数字电路实验和项目设计奠定了良好的基础。

VHDL实验报告

VHDL练习一1、七段译码管设计流程：七段译码管的实现不需要什么运算，和逻辑，只需要设定对应关系就可以。

首先调用ieee库，调用std_logic_1164.all，然后定义实体dec7，包含输入端口clk、data_in，输出端口dec，其中clk是std_logic类型，data_in根据要求是一个整型，输出端口对应到译码管的7段器件，所以是std_logic_vector类型。

接着定义结构体实现功能，进程敏感表为clk，使用case语句分情况输出，默认共阴极译码管，0为亮灯，当输出不在0~9范围时输出中间横线。

备注：一开始使用三位二进制数作为输入，后验证可以使用整型作为输入数据。

验证模块：声明空实体dec7_tb进行测试，将参数定义，并赋初值。

对被测试原件映射，定义时钟周期20ns，时钟进程自循环进行。

主进程验证时随意选取3组数据进行测试结果：结果与设计一致，认为设计成功。

2、十进制计数器设计流程：实体counter10，输入信号reset，up_enable，clk，输出信号bcd（4位），count。

结构体设计，定义信号变量temp（4位），作为可读数，记录当前数字。

当reset有效（当1有效），计数清零，否则当up_enable有效并获得clk上升沿时，计数加1，当计数达到9，count输出一个脉冲并将计数器归零。

完成后将计数器数字输出给bcd。

后来发现可以定义bcd为inout类型，就不需要temp作为中间变量。

验证模块：分别验证计数正确性、count输出、reset功能、up_enable功能。

结果：符合设计目标，计数器到9输出脉冲，up_enable为零时不计数，reset重置。

3、序列检测器设计流程：采用5位移位寄存器实现序列检测，当reset有效，重置寄存器；否则时钟上升沿到来时进行寄存器内容左移并在最低位读入数据，检测当前寄存器内容是否满足要求，是的话输出匹配信号脉冲。

验证模块：验证模块中增加constant std_logic_vector类型的data作为输入码流，预设为16位。

vhdl全加器实验报告

vhdl全加器实验报告VHDL全加器实验报告引言：在现代计算机科学中，加法运算是基本而重要的运算之一。

全加器是一种用于实现二进制加法的电路。

本次实验旨在使用VHDL语言设计和实现一个全加器电路，并通过仿真和测试验证其正确性和可行性。

一、全加器的原理和设计思路全加器是由两个半加器和一个额外的输入信号组成的电路。

它的输入包括两个二进制数位的输入信号A和B，以及一个来自上一位的进位信号Cin。

输出包括一个和位输出信号S和一个进位输出信号Cout。

全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据全加器的真值表，我们可以得到以下逻辑表达式：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))基于以上原理和逻辑表达式，我们可以使用VHDL语言来实现全加器电路。

二、VHDL全加器电路的设计和实现1. 实体声明：首先，我们需要在VHDL代码中声明全加器的输入和输出信号。

代码如下：entity FullAdder isport (A, B, Cin: in std_logic;S, Cout: out std_logic);end FullAdder;2. 架构实现：接下来，我们需要在VHDL代码中实现全加器的逻辑功能。

代码如下：architecture behavior of FullAdder isbeginS <= A xor B xor Cin;Cout <= (A and B) or (Cin and (A xor B));end behavior;三、VHDL全加器电路的仿真和测试1. 仿真环境的搭建：为了验证全加器电路的正确性，我们需要使用VHDL仿真工具进行电路的仿真。

这里我们使用ModelSim进行仿真。

【实验】VHDL实验报告

【关键字】实验项目一数据选择器一、实验与设计要求1．熟悉MAX+PLUS II的编译环境，掌握该集成环境各个菜单项的使用;2．了解MAX+PLUSII的VHDL程序设计输入方法，初步了解该软件的仿真环境;3．初步运用VHDL编程，体会硬件描述语言的先进性;4．理解VHDL语言的并发执行的特点；5．熟悉VHDL语法6. 按照如下图示，设计一个四路的数据选择器，该电路能将四组不同的数据有选择的输出，每一组数据的宽度为4，输出那一组数据由选择开关决定，如下表：AB QCDS0S1二、实验与设计方法1．加入MAX+PLUSII软件之前，在E盘上新建一个工作目录\lyung。

2．加入MAX+PLUSII文本编辑器，编写VHDL程序,并保存文件至\lyung\mux41.vhd：3. 将工程指向当前文件并编译当前文件。

4. 建立波形仿真文件，设置输入、输出端口及输入端口的信号波形，保存波形仿真文件。

5. 加入仿真器工作环境，查看波形仿真结果。

6. 选择器件, 为电路端口分配FPGA器件引脚。

7. 进行第二次编译（包括逻辑综合和器件工艺映射），生成目标文件（*.sof等）。

8．将目标文件下载至FPGA器件。

9．在实验台上进行实际操作，验证设计的正确性。

三、实验与设计结果通过实验，初步熟悉了MAX+PLUS II的编译环境，并掌握该集成环境各个菜单项的使用。

四、程序源码及实验截图4-0、VHDL源码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC_VECTOR (3 DOWNTO 0);s1,s0: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END mux41;ARCHITECTURE behave OF mux41 ISSIGNAL sel: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINsel <= s1 & s0;q<= a WHEN sel="00" ELSEb WHEN sel="01" ELSEc WHEN sel="10" ELSEd WHEN sel="11" ELSE"XXXX";END behave ;图 4-2 实验平台实验项目二三—八译码器一、实验与设计要求1.掌握组合逻辑电路的设计的一般步骤和方法；2.掌握一般电路设计要求及其设计知识；3. 设计一个3-8译码器，此电路有三个输入端（A，B，C），八个输出端D[7··0]；当输入为为不同的值（0~7）时，只有对应的输出端才有输出；如下图所示：Y7二、实验与设计方法1.建立真值表2. 编写VHDL语言程序3. 将工程指向当前文件并编译当前文件。