第五讲 verilog设计进阶

q
2 带复位模计数器 always @(posedge clk) if(!rst) count<=0; else count<=count+1; assign out=(count== 2n-1)?1:0; //毛刺?
具有寄存器输出计数器(两种风格)
合写为： always @(posedge clk) reg out； if(!rst) begin always @(posedge clk) count<=0; out<=0; if(!rst) count<=0; end else else if(count== 2n-1) count<=count+1; begin always @(posedge clk) count<=0; out<=1; if(!rst) out<=0; end n-1) else if(count== 2 else begin out<=1; count<=count+1; out<=0; else out<=0; end
设计示例（续）
START:if (A) begin state <= STOP; F<=0; end else state <=IDLE STOP: begin state <= IDLE; //状态合并 F<=A; //????? end default: begin state <=IDLE; F<=0; end endcase endmodule
endcase endmodule
状态机设计要点（Mealy型）
单过成结构： module state(…A…) always @(posedge clock) if (!rst) begin do_rst; state<=xx; end else case(state) state_1: if(A） begin do_1; state<=xx; end else….； state_2: if(A） begin do_2; state<xx; end else……; …… default: begin do_n state <=xx; end endcase endmodule 多过程略去
计数器组合逻辑与寄存器输出区别
rst clk
count
out
000
001
010
011
100
101
110
111
000
4 模可控计数器（任意进制:m<2n-1 ）
同步复位法 always @(posedge clk) 同步置数法…... if (!rst) begin count<=0;out<=0; end …… else if (count==m-1) else if (counter==2n-1) begin counter<= 2n-m-1; count<=0; out<=1; out<=1; end else……. else begin count<= count+1; out<=0; end
a clk rst
counter regs
q
else if(a==1) begin count<=count+1; out<=0; end end else; endmodule
例：模可控计数器---7进计数器
module counter(rst,clk,out); input clk,rst; output out; reg out; reg[2:0] count; always @(posedge clk) if(rst==0) begin count<=0; out<=0; end else if(count==6) begin out<=1; count<=0; end else begin out<=0; count<=count+1; end endmodule
• 多过程结构 • 单过程结构
状态机设计要点（Moore型）
单过程： 一个时序块
module state(……) reg[2:0] state; parameter ST0=3’b000, ST1=3’b001, ……;//参数 always @(posedge Clock) if (!reset) state <=ST0; else case(state) ST0:begin state <= ST1; out0=?; end
Mealy型计数器
module counter(……..) input rst,clk, a; …… reg[n-1:0] count always @(posedge clock) begin if (!rst) begin count<=0; out<=0; end else if (count==m-1&&a==1) begin out<=1; count<=0; ete machine
什么是状态机：时序控制电路， 1、复杂逻辑设计的核心， 2、高效的顺序控制 3、极高稳定型，摆脱毛刺干扰 4、处理速度极快 5、规范的程序表达 ：一个always块
状态机设计要点
状态的选择 • typedef enum{s0,s1,…..} type_user //枚举类型 type_user state,next_state; 用独热码来表示同一个有限状态， • parameter Idle= 4’b1000, Start = 4’b0100, • Stop= 4’b0010, Clear = 4’b0001; 使用参数和宏定义 • `define ?? ?? • parameter ??=??; 状态机设计结构（两种风格）
Moore型设计实例
脉冲分配器：
日历： 3个60进制计数器 1个24进制计数器 至少6个数码管 显示驱动： BCD调整， 16转10进制 数码管驱动逻辑
显示驱动：动态静态
60 计数
60 计数
24 计数
分频器设计案例
简单二分频： reg fout always @(posedge clk) begin if (!rst) fout<=0;// fout<=fout+1; else fout<=!fout; 任意分频： 计数器分频： count<=count+1; 如3.5分频，7个时钟中取2 assign f_2_1=count[0]; 个，本质是模可控计数器 assign f_4_1=count[1]; 中取出若干状态 assign f_8_1=count[2]; ………
时序逻辑设计方法
移位运算符 <<n:和 >>n: 无符号数左右移n位，空位补0 <<<n和 >>>n ：有符号数左移右移， 左移补0，右移补符号位
reg [7:0] shift; always@（posedge clk) begin shift<=shift<<1; shift[0]<=din; end reg [7:0] shift; always@（posedge clk) begin shift<=shift>>1; shift[7]<=din; end
Moore型模计数器设计…..(案例)
1 自启动模计数器（2n） module counter(……..) ； wire out; clk reg[n-1:0] count； rst always @(posedge clk) count<=count+1; assign out=(count==2n-1)?1:0;//? counter regs
ST1: begin state <=ST2; out1<=?; end ……………….. STn: begin state <=ST0; outn<=?; end default: begin state <=0; out0,out1…<=?; end endcase
状态机设计要点
多过程结构 多个块：组合、时序分开 也可按变量分开 module state(……) …… parameter ST0=3’b000, ST1=3’b001, ……;//参数 reg[n-1:0] state，next_st； always @(posedge clock) if (!rst) state<=ST0; else state <= next_st; // state <= state+1; always @(state) case(state) ST0:begin out1=?; out2=?;… next_st =ST1; end ST1: … next_st =ST2; ST2: … default: next_st =ST0;
移位寄存器案例
2 循环(左循环右循环)： 右循环描述 shift[7:1]<=shift[6:0]; shift[6:0]<=shift[7:1]; shift[0]<=shift[7] ; shift[7]<=shift[0];
3 可预置数双向可控寄存器实例
in rst dir out
时序逻辑设计----计数器
• 举例3-21 (P90) 改进 reg[3:0] q wire out； always@（posedge clk）q=q+1； assign out=(q==4‘hf）1:0; // 其他写法
• 模计数器，2n （模可控）任意进制计数器 置数法，复位法 Moore型，输出只与当前状态有关，一般只有clk Mealy型,输出不仅与当前状态有关，也与此时输入有关 parameter 和 define的使用