80C51微处理器嵌入式内核的设计研究

第30卷第1期2000年2月微电子学M icroelectron icsV o l 130,№1Feb 12000收稿日期:1999203215,定稿日期:1999205210文章编号:100423365(2000)012002820380C 51微处理器嵌入式内核的设计研究尚　笠,葛元庆,周润德,朱　宁,梁松海(清华大学　微电子学研究所,北京　100084)摘　要:　采用高层综合的方法设计出80C 51微处理器嵌入式内核,并在1.2Λm 工艺线上完成了投片实验,获得了满意的结果。

内核面积按照等效门计算为7600门规模。

关键词:　微处理器;嵌入式内核;专用集成电路;高层综合中图分类号:　T P 312　文献标识码:　A The D esign of a Genera l -Purpose Em bedded M icroprocessor CoreSHAN G L i ,GE Yuan 2qing ,ZHOU R un 2de ,ZHU N ing ,L I AN G Song 2hai(Institu te of M icroelectronics ,T sing hua U niversity ,B eij ing 100084)Abstract :　A n em bedded m icrop rocesso r co re u sed fo r A S I C ′s is p resen ted ,w h ich is compatib le w ith 80C 51m i 2crop rocesso r .T he co re is designed by u sing h igh 2level syn thesis ,and fab ricated successfu lly in a 1.2Λm techno lo 2gy .T he area of the co re equals 7600gates.Key word :　M icrop rocesso r ;A S I C ;Em bedded co re ;H igh 2level syn thesisEEACC :　1265F1　引　言随着A S I C 的发展,面向用户和设计周期短的特点体现得越来越突出。

用户的特定应用不但具有特殊性,同时又具有一定的共性。

设计实现功能通用的模块,针对特定A S I C 的应用,嵌入于不同的集成电路中,与特定的外围电路形成功能系统A S I C ,可以大大简化设计难度、缩短设计周期、降低设计成本。

从本质上讲,这是“设计复用”(D esign 2R eu se )的设计思想。

而今,通用的功能模块已发展为具有知识产权的IP 模块。

IP 模块一般采用V HDL 或V er 2ilog 语言描述、网表描述(N etlist )和版图描述(L ay 2ou t )三种形式。

其中,采用V HDL 或V erilog 描述相当于“软”内核(Soft Co re ),由于其与工艺无关,故应用最灵活。

而版图描述由于受限于特定的工艺与设计规则,其灵活性最小,但版图设计最优。

嵌入式内核从功能上划分包括微处理器内核、D SP 内核、R F 内核等,其本质特点是可重用性,通常具有可编程性,因此需要软硬件的协同设计。

例如,采用Con tro ller内核、R F 内核、加密内核(D ES ,R SA )或D SP 内核即可实现无线加密CPU 卡,如图1所示。

图1　无线加密CPU 卡结构 正是由于嵌入式内核的引入,使设计者可以着眼于更高的层次上,即用户系统的层次上,进行设计。

2　嵌入式内核的结构确定与划分嵌入式内核的特点在于设计复用,设计者一般提供“黑盒子”,同时,必须提供标准的使用接口。

友好的接口界面是嵌入式内核的关键。

而嵌入式微处理器则要求具有指令集的通用性、时序特性、电气特性以及接口的标准化。

为适应嵌入式内核本身的特性与采用的V HDL 语言工具的描述风格,在满足逻辑功能与时序要求的前提下,考虑面积与功耗的优化,对系统结构进行划分。

这样可以均衡各模块的面积规模,减少模块数量,降低面积代价,并优化延时特性与功耗特性。

一个数字系统从系统结构上可划分为控制器(Con tro ller )和算术逻辑单元(ALU ),其数据流向是从寄存器或输入端口通过系统资源再回到寄存器或输出端口。

针对80C 51的特点,考虑以上面积、时序等诸多因素,嵌入式微处理器内核系统结构可分为控制器、算术逻辑单元、外围模块3部分,通过控制器对其他模块数据流向实现控制,如图2所示。

电路方框图如图3所示。

图2　嵌入式内核的结构确定与划分图3　80C 51电路方框图 从图3可以看出,电路主要由以下几部分组成:1)Con tro ller 模块:控制器的输入为8位指令码与4位指令状态位组合,通过控制BU S I N 、BU 2SOU T 模块的译码选通,控制数据从寄存器及输入端口到ALU 、寄存器和输出端口,从而实现程序控制功能。

2)BU S I N 、BU SOU T 模块:为输入输出译码控制,接受Con tro ller 控制译码而控制ALU 输入输出数据流向。

3)ALU 模块:算述逻辑单元,可实现算术、逻辑操作以及位操作。

4)Po rt 1～4模块:双向端口,可作为地址数据双向端口及通用I O 端口。

5)T i m er 模块:包含2个定时器和计数器,有4种工作模式,与80C 51兼容。

)信接口,既可作为通用异步接收和发送器,也可作为同步移位寄存器,与80C 51兼容。

7)R egisters 模块:寄存器组,包括80C 51中所有寄存器。

由于这一内核采用自顶至下的模块化设计,基于结构特性和逻辑功能的模块划分,并考虑到模块间面积实现的均衡和模块间时钟电路的同步信息交换,因此所设计的内核具有优化的面积、时间特性与可测性。

3　内核设计考虑在内核的设计中,着重考虑了描述语言、模块同步化、系统复位、功耗和时钟策略等方面。

311　内核结构的V HDL 描述采用V HDL 语言描述有诸多优点,但使用时需注意与一般编程语言的区别。

描述需面向综合,这包括两方面:第一,采用模块化规则的语言结构,语言要面向硬件映射,不但需保证可综合性,同时还应考虑到代码映射到硬件的相应规模。

在模块描述中,要把握好时序电路与组合电路的区别,控制硬件规模;第二,从行为级到R TL 寄存器传输级,实质为从系统行为描述到硬件的逐渐具体的映射,应在R TL 级估算最终电路实现的大致规模,包括从系统划分开始到单元选择、时钟周期选择、算子调度、分配、联线网络及控制码生成,以便有效地保证最终电路规模。

312　功能模块的同步设计如前所述,一个系统或系统内部模块数据流向应保证从寄存器的输出端或系统输入端到资源再到寄存器的输入端或系统输出端,即保证从时序单元到组合单元再到时序单元。

这样不但保证面积综合有更好的优化结果,同时保证一个同步系统的实现。

同步系统的优点在于其可靠性。

与之相反,一个异步电路的两输入与门即可导致毛刺的出现,如图4所示。

图4　异步电路及其时序 图中,当A 输入端信号从‘1’变为‘0’、B 输入端信号从‘0’变为‘1’时,若B 信号的变化提前于A 信号,则输出端出现假信号;若A 、B 输入端‘1’与‘0’信号出现概率相同,而与A 、B 之间翻转次序无关,则必然导致假信号现象的随机发生。

这不但增大了功耗,同时,有可能导致后级电路的错误翻转。

所以在设计电路时必须保证:第一,系统输出数据端必须采用时钟同步输出,以防止假信号的产生;第二,系统内部各个模块之间数据输入输出采用时钟同步,以防止上级模块输出导致下级模块的误操作;第三,系统输入数据端用时钟对输入数据进行采样,以保证输入数据的正确性;第四,系统有限状态机编码采用4位循环码,以保证在状态转换时只有一位码字的翻转,防止由于多位码同时翻转造成的瞬时误码。

313　系统复位的实现为使系统加电正确复位,以及防止由于R ST 端输入信号抖动影响造成的误复位,采用时钟在特定内部状态下对外部复位信号进行采样。

在连续两个机器周期采样到有效复位信号时,内部电路进入复位状态。

而复位端由于外部电路干扰导致的抖动则由于其有效宽度达不到系统复位的要求,不会导致系统误复位。

314　低功耗设计C M O S 电路的系统功耗可表示为: P avg =P s w.cap.+P sho rt-circuit +P leakage +P static式中,P avg 为平均功耗,P s w.cap 为电路切换电容消耗的功耗,P sho rt-circuit 为短路电路功耗,P leakage 为漏电功耗,P static 为静态功耗。

P s w.cap 和P sho rt-circuit 是功耗的主要部分,它们都与电路切换率成正比。

为此,在设计电路中应采用功耗管理的方法降低功耗。

31411　门控时钟树采用多级门控时钟达到优化功耗的目的,如图5所示。

图5　门控多级时钟树结构31412　预处理如果对一个复杂的控制组合电路网络的任何输入都进行响应,将产生大量功耗。

为此,对特定输入可附加针对相应输入子集的译码电路,以防止整个控制组合电路网络的无效翻转,从而降低了整体功耗。

31413　模块隔离使不同模块在各自的Idle 状态时锁死输入时钟,即通过合理划分系统层次和模块控制依赖关系来防止无效翻转,达到降低功耗的目的。

31414　高层综合从时钟周期选择、资源选择、调度、资源复用和联线控制网络过程中考虑功耗优化。

315　时钟策略采用单时钟沿触发,以提高系统工作频率。

4　设计验证与结论对控制器采用功能验证包括单条指令验证、中断及其他外围电路验证和编写复杂测试程序附加随机中断验证,系统验证分为行为级(R TL 级)仿真验证、门级仿真验证和采用A ltera 的FPGA 进行硬件电路验证三个过程,结果表明达到了设计要求。

最后采用1.2Λm 工艺投片测试,证明了设计的正确性。

内核面积规模为7600等效门,工作时钟频率超过10M H z 。

本文介绍了面向A S I C 应用与80C 51兼容的嵌入式内核的设计。

该内核采用1.2Λm 标准单元库进行综合,面积规模为7600等效门,并进行了投片测试验证,时钟频率超过10M H z 。

在设计过程中采用高层综合等设计方法,在满足时间特性的前提下,有效地降低了面积与系统功耗。

它可以作为嵌入式内核应用于A S I C 中,特别是非接触式CPU 卡等对功耗要求苛刻的特定应用中。

[参考文献][1]Chandrakasan A P ,B rodersen R W .L ow pow er digital C M O S design [M ].K luw er A cadem ic Pub lishers ,1995.[2]P iguet C ,M asgon ty J M .L ow 2pow er design of 82b em bedded coo lrisc m icrocon tro ller co res [J ].IEEE JSo lid 2State C ircu its ,1997;(32)7:1067～1077.[3]M icheli G D .Compu ter 2aided hardw are 2softw are code 2sign [J ].IEEE M icro ,1994;14(4):10～16.[4]Ch i odo M ,Giu sto P .H ardw are 2softw are codesign ofem bedded system s [J ].IEEE M icro ,1994;14(4):26～36.作者简介:　尚　笠　(197411～　)男,1997年毕业于清华大学电子工程系,获学士学位;1999年7月在清华大学微电子学研究所毕业,获硕士学位。