铜互连应力模拟分析

收稿日期:2007207212;　定稿日期:2007209220
基金项目:西安-应用材料创新基金资助项目(XA 2AM 2200501)
・研究论文・
铜互连应力模拟分析
刘　彬,刘　静,汪家友,杨银堂,吴振宇
(西安电子科技大学　微电子学院,西安　710071)
摘　要:　建立了三维有限元模型,采用ABAQU S 有限元分析软件,模拟计算了Cu 互连系统中的
热应力分布;通过改变通孔直径、铜线余量、层间介质等,对比分析了互连结构对热应力分布的影响。

结果表明,互连应力在金属线中通孔正下方铜线顶端处存在极小值,应力和应力梯度在下层铜线互连顶端通孔两侧处存在极大值。

应力和应力梯度随着通孔直径或层间介质材料介电常数的减小而下降,应力随铜线余量长度的减小而增大。

双通孔结构相对于单通孔结构而言,靠近下层金属线末端的通孔附近应力较大,但应力梯度较小。

关键词:　铜互连;热应力;有限元分析
中图分类号:　TN405.97 文献标识码:　A
文章编号:100423365(2008)022*******
Simulation of Stress for Cu Interconnects
L IU Bin ,L IU Jing ,WAN G Jiayou ,YAN G Y intang ,WU Zhenyu
(Microelect ronics I nstit ute ,X i dian Universit y ,X i ’an ,S haanx i 710071,P.R.Chi na )
　Abstract :　Thermal stress in Cu interconnects was analyzed using three 2dimensional finite element analysis.Dif 2
ferent interconnect structures including various via diameter ,residual length ,and dielectric material were investiga 2ted to analyze the effect of structure on thermal stress.The results indicated that stress reached the minimum value on the area of the top of the down line underneath the via.Stress and stress gradient reached the maximum value on the top surface of down line under both sides of the via.Stress and stress gradient decrease with via diameter or die 2lectric constant of ILD ,and stress increases as the residual length pared with signal via structure ,stress along the down line of double 2via structure is smaller with larger stress gradient.K ey w ords :　Cu interconnects ;Thermal stress ;Finite element analysis
EEACC :　
2570A
1　引　言
随着集成电路技术的不断发展,运算速度越来越快,电路的RC 延时和串扰已经成为制约集成电路进一步发展的一个重要因素。

铜和低介电常数
(low 2k )材料的引入,有效地降低了电阻率和电容,减少了RC 延时[1,2,3]。

但随着特征尺寸的不断减小,单位面积的电流密度增大,以及工艺过程中由于高温产生的热应力,铜原子的迁移现象越来越严重,已经成为制约集成电路进一步发展的瓶颈[4,5]。

铜原子的迁移,实质是一种受电流、应力以及温度影响的扩散现象。

在传统的互连结构中,电流密度、热应
力和温度并不是平均分布的,局部电流密度梯度或
应力梯度过大,导致铜原子受电子风力或热应力而产生迁移,形成空洞,最终使电路断路。

本文采用有限元分析软件ABAQU S 模拟通孔2互连结构中的热应力分布,推测铜互连系统中空洞容易形成的位置,并进一步讨论不同通孔宽度、不同余量、双通孔结构,以及采用low 2k 材料对应力分布的影响。

2　模型描述
本文模型采用铜双镶嵌工艺通孔2互连线结构,
通孔宽度为0.5μm ,SiN 覆盖层和Ta 阻挡层厚度
第38卷第2期
2008年4月
微电子学
Microelect ronics
Vol 138,No.2Apr 12008
铜线余量
均为80nm,上下层铜线的宽度和厚度分别为0.81μm和0.4μm,图1为互连结构示意图[6]以及模拟所用到的网格结构图。

在双镶嵌工艺中,通孔和上层铜是同时电镀生成的,因此本模型中通孔与上层铜线融合为一个整体单元。

模型采用正六面体网格划分规则单元,而对于不规则单元,采用正四面体网格划分。

对于主要研究铜单元,为了得到更高的精确度,其网格尺寸相对其他单元更细。

载荷条件为温度载荷,从零应力状态400℃[7]降至室温25℃。

本模型假定每种材料均为各向同性的塑性材料。

具体材料特性参数见表1[5,8]。

表1　模拟所用到的参数
T able1　Material properties
材料杨式模量
/GPa
泊松比
热膨胀系数
/ppm・℃-1
Cu1250.3417.4
Ta185.70.342 6.5
SiN3120.260.8
SiO2131.00.278 2.61
CDO(Low2k)16.20.2512.0
3　模拟结果及分析
图2给出通孔附近的应力分布,从图中可以明显看出,铜线的热应力并不是均匀分布的。

虽然通孔内部也存在较大的应力和应力梯度,但是由于上层铜线和通孔周围存在着阻挡层T a,使通孔内的铜原子不容易扩散,所以下层铜线顶端是主要关注的地方。

图2　通孔附近应力分布
Fig.2　Contour plot around the via
图3给出下层铜线中线处的应力和应力梯度曲线。

从图中可以看出,在下层铜线通孔底部的应力比较低,而两侧的应力和应力梯度都比较大。

较大的应力梯度会导致该处的空位移动速率较快,更容易形成空洞[9]。

因此,空洞有可能先在通孔两侧底部产生,并逐渐生长,直至贯通通孔底部而导致互连线断路。

图3　下层铜线中线处应力及应力梯度曲线
Fig.3　Stress(up)and stress gradient(down)
distribution of Cu interconnects
3.1　通孔宽度对应力分布的影响
随着特征尺寸的不断减小,铜线以及通孔的宽度也越来越小。

改变通孔宽度将会影响通孔附近的应力分布。

本文模拟了通孔宽度分别为0.5μm和0.35μm互连线中的应力分布。

计算出下层铜线中线处应力分布,如图4所示。

从图中可以看出,改变通孔宽度,下层铜线的整体受力趋势并没有改变,仍然是通孔两侧所受到的应力较大,通孔底部受到的应力较小。

比较0.5μm和0.35μm的应力曲线可以看出,通孔宽度为0.5μm时,两侧的应力极值分别为544.7M Pa和640.1M Pa,当通孔减小为0.35μm时,两侧的应力极值分别为442.4M Pa和488.7 M Pa。

对比可以得出,通孔宽度减小热应力的极值也会减小,因此,热应力产生空洞的大小也会相应地减小,互连系统的有效时间得到提高。

图4　通孔为0.5μm和0.35μm时下层铜线中的线应力分布　Fig.4　Stress distribution of Cu2interconnect with
different via diameters
3.2　铜线余量对应力分布的影响
通孔到铜线末端的长度余量会影响铜互连的电迁移效应[10]。

本文模拟了通孔宽度均为0.5μm,铜线余量分别为0.5μm和0.2μm时铜互连系统中的应力分布情况。

图5给出了不同余量(图中圆圈部分)下铜互连系统的应力分布。

从图5可以看出,当铜线余量减小为0.2μm时,通孔底部的低应力区域会向铜线末端扩散,使图中所示区域的铜线未出现应力极值,因此,该处铜原子受热应力产生迁移的几率也减小。

虽然通孔另一侧所受的应力有所增大,但是,从整体来看,下层铜线由原来的通孔两侧可能产生空洞变为一侧可能产生空洞,整体互连系统的有效时间比原来还是有所增大。

3.3　双通孔结构应力分布
为了使铜互连的有效时间更长,通常采用双通孔结构[2]。

当某一通孔因空洞体积达到临界值而断路时,另一个通孔还可维持互连连通,使铜互连系统的有效时间得到很大的提高。

图6
给出双通孔结构下铜互连的应力分布。

图6　双通孔结构铜互连应力分布
Fig.6　Contour plot of stress with double2via structure
从图6可以看出,下层铜线通孔两侧依然存在应力极值,该处铜原子依然容易受到热应力而发生迁移,从而产生空洞。

与单通孔结构相比,虽然铜线
整体受到的应力有所增大,但是应力分布趋于均匀,应力梯度减小,因此铜原子发生应力迁移的可能性也减小,应力迁移的有效时间也会有所提高。

3.4　层间介质介电常数对应力分布的影响
低介电常数材料可以有效地改善电路系统的RC 延时和串扰等性能。

本文采用低介电常数材料掺碳氧化物(carbon 2doped o xide ,CDO ,k <3)作为层间介质,模拟了铜互连系统的热应力分布。

图7给出层间介质分别采用SiO 2和CDO 的下层铜线中线处的应力曲线。

从图7可以看出,
采用低介电常数介质时,下层铜线的整体应力分布并未改变,仍然是通孔两侧存在应力极大值,通孔底部应力存在极小值。

但是,采用低介电常数介质,铜线受到的应力大大降低,这将减小铜线中由于热应力而产生的空洞,提高互连的有效时间。

但是,低k 材料硬度小、密度低、粘附性差的特性所引起的一系列工艺问题也可能成为诱发空洞的因素[11]。

图7　采用不同介质的下层铜线中线处应力曲线　Fig.7　Stress distribution of Cu interconnects with
different dielectric materials
4　结　论
本文采用有限元分析软件ABAQU S ,模拟分析了铜互连系统中热应力的分布情况。

结果表明,对于通孔2互连结构,下层铜线通孔两侧存在应力极大值,容易产生铜原子迁移而形成空洞。

进一步讨论了不同通孔宽度、余量长度、双通孔结构,以及采用低介电常数材料作为层间介质的应力分布。

比较得出,减小通孔的大小,降低互连线的余量,采用双通孔结构,或采用低介电常数材料作为层间介质,都可
以减小互连系统的应力或应力梯度,达到降低铜原子迁移,提高铜互连有效时间的目的。

该结论为研究Cu 互连系统应力迁移现象提供了一种有效方法,并为进一步研究Cu 互连系统的失效提供了有力依据。

参考文献:
[1]
HU C 2K ,CANAPERI D ,CH EN S T.Electromigra 2tion Cu mass flow in Cu interconnections [J ].Thin Solid Films ,2006,504(122):2742278.
[2]L IN M H ,L IN Y L ,CH EN J M.Electromigration li 2
fetime improvement of copper interconnect by cap/die 2lectric interface treatment and geometrical design [J ].IEEE Trans Elec Dev ,2005,52(12):260222608.
[3]ZHA I C J ,YAO H W ,MARA T H E A P.Simulation
and experiments of stress migration for Cu/low 2k B E 2OL [J ].IEEE Trans Dev Mater Reliab ,2004,4(3):5232529.
[4]TAN C M ,RO Y A.Current crowding effect on cop 2
per dual damascene via bottom failure for UL SI appli 2cations [J ].IEEE Trans Dev Mater Reliab ,2005,5(2):1982204.
[5]PA IK J ,PAR K H ,J OO Y.Effect of low 2k dielectric
on stress and stress 2induced damage in Cu intercon 2nects [J ].Microelec Engineer ,2004,71(3):3482357.
[6]RO YA A ,TANA C M ,KUMARB R.Effect of test
condition and stress f ree temperature on the electromi 2gration failure of Cu dual damascene submicron inter 2connect line 2via test structures [J ].Microelec Reliab ,2005,45(9):144321448.
[7]GAN Z 2H ,SHAO W.The influence of temperature
and dielectric materials on stress induced voiding in Cu dual damascene interconnects [J ].Thin Solid Films ,2006,504(122):1612165.
[8]KIRSTEN W Z ,DAV ID D ,YV ES D.Dynamic void
formation in a DD 2copper 2structure with different met 2allization geometry [J ].Microelec Reliab ,2007,47(2):3192326.
[9]PA IK J M ,PAR K I M ,J OO Y C.Effect of grain
growth stress and stress gradient on stress 2induced voiding in damascene Cu/low 2k interconnects for UL SI [J ].Thin Solid Films ,2006,504(122):2842287.[10]ZHA I C J ,BL ISH R C.A physically based lifetime
model for stress 2induced voiding in interconnects [J ].J Appl Phys ,2005,97(11):113503.
[11]CH EN F ,L I B.Technology reliability qualification of
a 65nm CMOS Cu low 2k B EOL interconnect [C ]//Proc 13th IPFA.Singapore.2006:972105.作者简介:刘　彬(1982-),男,湖南邵阳人,硕士研究生,2001年毕业于西安电子科技大学技术物理学院,当前研究方向为VL SI 技术。