电子科技大学数字电路期末考试样题

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数字电路2011期末考试题-参考解答

电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。

I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入当前状态下一状态输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。

电子科大数字电路期末试题半期测验

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

2020秋西安电子科技大学《数字逻辑电路》大作业期末试题及答案

学习中心/函授站_姓名学号西安电子科技大学网络与继续教育学院2020 学年下学期《数字逻辑电路》期末考试试题（综合大作业）题号一二三四总分题分30 10 30 30得分考试说明：1、大作业试题于2020 年10 月15 日公布：（1）毕业班学生于2020 年10 月15 日至2020 年11 月1 日在线上传大作业答卷；（2）非毕业班学生于2020 年10 月22 日至2020 年11 月8 日在线上传大作业答卷；（3）上传时一张图片对应一张A4 纸答题纸，要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每小题2 分，共40 分）1、下列各数中与十进制数101 不相等的数是（ D ）。

A．（0100 0011 0100）余3BCD B．（141）8C．（1100101）2D．（66）162、八进制数（35）8的8421BCD 是（ B ）。

A．0011 1000B．0010 1001C．0011 0101D．0010 11003、为使与非门输出为1 则输入（ A ）。

A．只要有0 即可B．必须全为0C．必须全为1D．只要有1 即可4、函数F AC BC AB与其相等的表达式是（ B ）。

A．BC B．C+AB C．AC AB D．AB5、使函数F AB AC BC 等于 0 的输入 ABC 的组合是（ C ）。

A ．ABC=111 B ．ABC=110 C ．ABC=100 D ．ABC=0116、四变量的最小项ABCD 的逻辑相邻项是（ A ）。

A ．ABCDB ．ABCDC ．ABCD D ．ABCD 7、函数 F ABC B .C (A D )BC 的对偶式是（ C ）。

A ．G (A B C )(B C )(AD B C )B ．G A BC (B C )ADB CC ．G A B C (B C )(AD B C )D ．G A BC (B C )AD B C8、FA B C ADE BDE ABC 的最简式为（ A ）。

数字电子期末考试题及答案

数字电子期末考试题及答案一、选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑关系有几种？A. 2种B. 3种C. 4种D. 5种答案：B2. 以下哪个不是基本的逻辑门？A. AND门B. OR门C. NOT门D. XOR门答案：D3. 一个触发器可以存储多少位二进制信息？A. 1位B. 2位C. 3位D. 4位答案：A4. 以下哪个是组合逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态只与过去输入状态有关答案：A5. 以下哪个是时序逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态与当前输入状态和过去输入状态都有关答案：D二、填空题（每空2分，共20分）6. 数字电路中，最基本的信号类型是______和______。

答案：数字信号；模拟信号7. 一个完整的数字系统通常由______和______两部分组成。

答案：硬件；软件8. 在数字电路中，常用的计数器类型有二进制计数器、______计数器等。

答案：十进制9. 一个8位的寄存器可以存储______个二进制位。

答案：810. 在数字电路中，信号的频率越高，其传输的______也越高。

答案：数据量三、简答题（每题10分，共30分）11. 简述数字电路与模拟电路的主要区别。

答案：数字电路处理的是离散的数字信号，而模拟电路处理的是连续的模拟信号。

数字电路具有更高的抗干扰能力，且易于实现大规模集成。

模拟电路则在信号处理的精度和连续性上有优势。

12. 解释什么是触发器，并简述其在数字电路中的作用。

答案：触发器是一种具有记忆功能的电路元件，可以存储一位二进制信息。

在数字电路中，触发器常用于存储中间结果，实现寄存器、计数器等功能。

13. 描述数字电路中同步计数器和异步计数器的区别。

答案：同步计数器的时钟信号同时控制所有触发器的时钟输入，而异步计数器的触发器时钟输入是独立控制的。

电子技术应用实验(数字电路综合实验)_电子科技大学中国大学mooc课后章节答案期末考试题库2023年

电子技术应用实验2（数字电路综合实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.用数字示波器双踪测量不同频率的相关信号时，应选哪个信号为触发源？参考答案:频率低的信号2.约束文件中“set_property PULLDOWN true [get_ports {col[3]}]”是？参考答案:将第3列下拉至低电平3.若工程中只使用矩阵键盘中的一个按键,则参考答案:可以不需要按键扫描4.在本次实验示例中，将行列式键盘的行值定义为参考答案:输出信号5.如果要求不仅能显示16进制数，还要包括"-"，那么显示译码器接收的数据至少应为参考答案:5位6.实现6位数码管动态显示16进制数时，可以不改写哪部分的代码？参考答案:显示译码器部分7.如果你要在一个工程中添加自定义的IP核，首先应在Project manager中点击参考答案:Settings8.IP核的意思是参考答案:知识产权核9.如果实现5位数码管动态显示，则电路中计数器的位数至少为参考答案:310.所介绍的555多谐振荡器电路中，振荡周期的改变与（）有关。

参考答案:电容C_电阻R2_电阻R111.所介绍的555多谐振荡器电路中，占空比的改变与（）无关。

参考答案:电容C12.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为160Hz，占空比约为89%。

所选择的电阻R1和R2的比值约为（）。

参考答案:7:113.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为4700Hz，可供选择的电阻R1和R2值约为10千欧姆，则电容C应选取（）。

参考答案:0.01微法14.所介绍的555多谐振荡器电路中，当VCC（引脚8端）为9V，电压控制端（引脚5）悬空，则该多谐振荡器Vc（2、6脚）处三角波的幅度大约为（）。

参考答案:3V15.用视频中介绍的方法产生占空比为50%的分频信号输出，将50MHz信号分频为2KHz，如果计数器计数值从0依次加一到999循环，那么输出频率为？参考答案:25KHz16.假如clr是清零端，通过语句always@(posedge CP or posedge clr)，可以知道clr是哪一种清零？参考答案:异步清零17.在过程块中哪种赋值语句必须按照编写顺序依次执行？参考答案:阻塞式赋值18.非阻塞式赋值的赋值运算符是？参考答案:<=19.在always块中，应该采用哪种赋值？参考答案:过程赋值20.在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？参考答案:*21.本实验中门电路构成的单稳触发器输出信号的脉冲幅度和以下哪些因素有关？参考答案:门电路的电源电压_最后一个与非门的器件类型22.根据实验电路中给出的参数，这个单稳触发器最大定时时间可能是？参考答案:约4uS23.本实验中门电路构成的单稳触发器电路对输入信号的触发条件为？参考答案:下降沿触发24.施密特触发器和单稳态触发器都可以对脉冲实现整形，这两种电路对脉冲整形后，那种电路可以得到相同的脉宽？参考答案:单稳态触发器25.在Verilog语言中关于if-else语句说法不正确的是？参考答案:有一条if语句就有一条对应的else语句26.实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？参考答案:10M, 0~499999927.在本实验内容一的顶层模块连接图中，对应模块u2正确的例化语句应该是？参考答案:counter10 u2(。

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

电子科技大学《数字电路》真题2010年

电子科技大学《数字电路》真题2010年(总分：140.00，做题时间：90分钟)一、{{B}}选择题{{/B}}(总题数：10，分数：20.00)1.两个二进制数进行算术运算，下面______说法是不正确的。

• A.两个无符号数相加，如果最高位产生进位输出，则肯定发生溢出• B.两个最高位不同的补码进行相加运算，肯定不会产生溢出• C.两个补码进行相加运算，如果最高位产生进位输出，则肯定发生溢出• D.两个补码的减法运算可以用加法器来实现（分数：2.00）A.B.C. √D.解析：2.以下描述一个逻辑函数的方法中______只能唯一表示。

• A.表达式• B.逻辑图• C.真值表• D.波形图（分数：2.00）A.B.C. √D.解析：3.在不影响逻辑功能的情况下，CMOS与非门的多余输入端可______。

• A.接高电平• B.接低电平• C.悬空• D.通过电阻接地（分数：2.00）A. √B.C.D.解析：4.欲产生序列信号11010111，则至少需要______级触发器。

• A.2• B.3• C.4• D.5（分数：2.00）A.B. √C.D.解析：5.一个8位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为______。

• A.11001111• B.11110100• C.11110010• D.11110011（分数：2.00）A.B. √C.D.解析：6.为构成4096×16的RAM区，共需1024×4位的RAM芯片______片。

• A.64• B.8• C.16• D.32（分数：2.00）A.B.C. √D.解析：7.逻辑函数F1=∑A，B，C，D(2，3，5，8，11，13)和F2=∏A，B，C，D(2，4，7，10，12，13)之间满足______关系。

• A.对偶• B.相等• C.香农展开• D.反演（分数：2.00）A. √B.C.D.解析：8.移位寄存器由8级触发器组成，用它构成的扭环形计数器具有______种有效状态；用它构成的环形计数器具有______种有效状态，构成线性反馈移位寄存器具有______种有效状态。

电子科大数电期末考试样题13

电⼦科⼤数电期末考试样题13I. Fill out your answers in the blanks (3’ X 10=30’)1. If a 74x138 binary decoder has 110 on its inputs CBA, the active LOW output Y5 should be ( 1 or high ).2. If the next state of the unused states are marked as “don’t-cares” when designing a finite state machine, this approach is called minimal ( cost ) approach.3.The RCO_L of 4-bit counter 74x169 is ( 0 or low ) when counting to 0000 in decreasing order.4. To design a "001010" serial sequence generator by shift registers, the shift register should need ( 4 ) bit at least.5. One state transition equation is Q*=JQ’+K’Q. If we use T flip-flop with enable to complete the equation，the enable input of T flip-flop should have the function EN=( JQ’+KQ ).6. A 4-bit Binary counter can have ( 16 ) normal states at most, 4-bit Johnson counter with no self-correction can have ( 8 ) normal states, 4-bit linear feedback shift-register (LFSR) counter with self-correction can have (16 ) normal states.7. If we use a ROM, whose capacity is 16 × 4 bits, to construct a 4-bit binary code to gray code converter, when the address inputs are 1001, ( 1101 ) will be the output.8. When the input is 10000000 of an 8 bit DAC, the corresponding output voltage is 2V. The output voltage is ( 3.98 ) V when the input is 11111111.II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBIN=1, AGTBIN=0, AEQBIN=0, A3A2A1A0=1101, B3B2B1B0=0111 on its inputs, the outputs are ( D ).A) ALTBOUT=0, AEQBOUT=0, AGTBOUT=0 B) ALTBOUT=1, AEQBOUT=0, AGTBOUT=0C) ALTBOUT=1, AEQBOUT=0, AGTBOUT=1 D) ALTBOUT=0, AEQBOUT=0, AGTBOUT=12. As shown in Figure 1, what would the outputs of the 4-bit adder 74x283 be ( B ) when A3A2A1A0=0100, B3B2B1B0=1110 and S/A=1.A) C4=1, S3S2S1S0=0010 B) C4=0, S3S2S1S0=0110 C) C4=0, S3S2S1S0=1010D) C4=0, S3S2S1S0=1110Figure 13. Which of the following statements is INCORRECT? ( A )A) A D latch is edge triggered and it will follow the input as long as the control input C is activelow.B) A D flip flop is edge triggered and its output will not change until the edge of the controllingCLK signal.C) An S-R latch may go into metastable state if both S and R are changing from 11 to 00simultaneously.D) The pulse applying to any input of an S -R latch must meet the minimum pulse width requirement.4. The capacity of a memory that has 13 bits address bus and can store 8 bits at each address is ( B ).A) 8192 B) 65536 C) 104 D) 2565. Which state in Figure 2 is NOT ambiguous ( C ).A) A B) B C) C and D D) CFigure 2III. Analyze the sequential-circuit as shown in Figure 3,D Flip-Flop with asynchronous preset and clear inputs. [15’]1.Write out the excitation equations, transition equations and output equation. [5’]2.Assume the initial state Q2Q1=00, complete the timing diagram for Q2 ,Q1 and Z. [10’]Figure 3激励⽅程: D1=Q2/，D2= Q1转移⽅程：Q1*= D1=Q2/，Q2*=D2= Q1输出⽅程：Z= (CLK+Q2)/IV. Analyze the sequential-circuit as shown below, which contains two 74x163 4-bit binary counter. [15’]1. Write out the logic expression LD_L for U1 and CLR_L for U2.[4’]2. Assume the initial state is 310, write out the state sequence for the circuit. [8’]3. Describe the modulus for the circuit. [3’]1. LD_L=Q 3/,CLR_L=(Q 5Q 4Q 3)/2. 状态序列：⼗六进制数表⽰：03,...08,13,...18,23,...28,33,...38,03, (08)或⼗进制数表⽰：3,…8,19,…24,35,…40,51,…56,3,…8[8’]3. m=24V . Design a sequence signal generator with self-correcting to generate a serial output sequence of 101100, using a 74x194 and a 74x151.[15’] 1. List the transition table .[4’] 2. Write out the canonical sum of feedbackfunction LIN.[[4’] 3. Draw the circuit diagram.[7’]1. 转移表2. 反馈函数LIN=D 0=∑m (0,2,4,5)3. 电路图。

电子科技大学数字电路2010期末考试题和答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ 10010010 ]2,[X]one's-complement =[ 10010001 ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 000111010010 ]2421B. [1625]10=[]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is ,the high-state DC noise margin is .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least 8 state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, theD input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F0 0 0 0三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’= A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）=),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’D1=Q2D0=Q1修改自启动：D2=Q0 +Q2Q1’D1=Q2+Q1Q0’D0=Q1+Q2Q0输出方程式：Z=Q1’Q0得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output tableS X Z 0 1 S0 S0 S1 0 S1 S2 S1 0 S2 S0 S3 0 S3 S0S11 S*八、Please write out the state/output table and the transition/output table and the excitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output tableQ2Q1 X Z 01 00 01 11 1 01 00 10 1 10 01 01 0 11 01 01 1Q2*Q1*SX Z 0 1 A B D 1 B A C 1 CB B 0 DBB1S*Q2Q1 X Z 01 00 01 11 1 01 00 10 1 10 01 01 0 11 01 01 1D2 D1得分九、Clocked Synchronous State Machine Design（15’）74x163 is a synchronous 4-bit binary counter with synchronous CLEAR input and LOAD input. LD_L=(Q B Q C)', CLR_L=(Q D'Q B)'in the following circuit.1. Finish the logic circuit.2. Draw the state diagram with all states of “Q3Q2Q1Q0” . (“Q3Q2Q1Q0” is the output of 74x163)3. Write the sequence of Y.Y is the output of 74x151. (Assumed state of 74x163 start in Q3Q2Q1Q0=0000.)YCLOCK====Word 行业资料分享--可编辑版本--双击可删====解答：(1) Finish the logic circuit.（见下页图） LD_L=(Q B Q C )', CLR_L=(Q D 'Q B )' (2) Q3Q2Q1Q0: 清零优先级高于置数 0000—0001—0010—0000 0011—00000100—0101—0110—0000 0111—00001000—1001—1010—1011--1100—1101—1110--11001111—1100 (3) Y=010*******Function table for a 74x163Inputs Current State Next state OutputCLR_L LD_L ENT ENP Q D Q C Q B Q A Q D * Q C * Q B * Q A * RCO 0 X X X X X X X 0 0 0 0 0 1 0 X X X X X X D C B A 0 1 1 0 X X X X X Q D Q C Q B Q A 0 1 1 X 0 X X X X Q D Q C Q B Q A 0 1 1 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 1 1 0 0 1 1 0 1 0 0 0 1 1 1 1 …………. ………….. 0 1 1 1 1 1 1 1 1 0 0 0 0 1====Word行业资料分享--可编辑版本--双击可删====。

电子技术应用实验(数字电路基础实验)_电子科技大学中国大学mooc课后章节答案期末考试题库2023年

电子技术应用实验1（数字电路基础实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.电源电压为5V的TTL门电路的阈值电压最接近以下哪个值？参考答案:1V2.电源电压为5V的CMOS门电路的阈值电压大约为多少？参考答案:2.5V3.用芯片74LS00（4个2输入与非门）实现反相器，未使用的引脚应该如何处理？参考答案:接另一个输入引脚_直接悬空_接5V电源4.在测量电源电压Vcc时，实验箱上指示灯亮，用万用表测量电源电压为5V，但示波器测出为0V，原因可能是示波器探头耦合方式未设置为（）。

参考答案:直流5.在Verilog语言中assign语句是？参考答案:连续赋值语句6.关于Verilog语言中的always语句不正确的是？参考答案:只有wire类型数据可以在这个语句中被赋值7.Vivado中仿真文件的后缀为？参考答案:.v8.74LS163工作于计数状态，CP为2KHzTTL信号。

若用四个发光二极管去看74LS163的四个输出端，四个发光二极管看起来。

参考答案:常亮9.示波器探头衰减开关置为时，输入阻抗更大。

参考答案:10X档10.示波器探头设置中，在探头比为10х时的输入电容比探头比为1X时大。

参考答案:错误11.用双踪示波器同时测试频率不同、周期成整数倍的两个时序波形时，当某信号显示不同步时可能需要。

参考答案:调节触发释抑时间_重新选择示波器的触发源_调节示波器的触发电平位置12.用示波器只观察信号中的交流成分时，输入耦合应选择。

参考答案:交流耦合13.若CD4511输入为4位二进制码1011，其驱动的七段显示器显示是参考答案:无显示14.74LS00用作反相器使用时，下列哪种连接方法正确？参考答案:一个输入端接信号，另一个输入端接高电平_一个输入端接信号，另一个输入端悬空_两个输入端并接信号15.用示波器测量某点的直流电压值，示波器需要做以下哪些设置？参考答案:通道探头的设置和探头上的开关设置相对应_输入耦合方式为直流_对应通道的0V标志在屏幕上_能够在屏幕上看到该直流信号16.在测试74X139的逻辑功能实验中，当G'、A1、A0分别接0、1、0时，哪个端口的输出有效（）。

电子科技大学数字逻辑电路期末英文考试题及试卷

电子科技大学XXX 学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期20XX 年4月25日I. TO FILL YOUR ANSWERS IN THE “[ ]” (4’ X 10=40) 1. [26.125 ]10 = [1A.2]16 2. (7A .C4)16 = ( 172.61 )8 .3. If [X]10 = -57，then [X]signed-magnitude = [ 10111001 ]2， ( Assumed the number system is 8-bit long ).4. If the signed-magnitude representation is （101101）2 for one number, then it ’s 8-bit two ’s complement representation is( 11110011 )2.5. If number [A] tw o’s -complement =11111001 and [B] two’s -complement =11010101, calculate [A-B] two’s -complement and indicate whether or not overflow occurs.[ A-B ] two’s -complement =[ 00100100 ], overflow[ NO ] 6. The binary number code is (1110101)2, then its corresponding Gray code is ( 1001111). 7. The unused CMOS NAND gate inputs should be tied to logic (____1___) or another input. 8. A CMOS circuit is shown as Fig1，it s’ logic function F =(____(A ⋅B)’______). (positive logic)9. If )(E D C B A F ⋅'+⋅'+=，then dualexpression =D F (___)))(((E D C B A F +'⋅+'⋅=______________).10. If F=∏ABCD (1,6,8,10, 13)，then its invert function expression is ='F ∏ABCD (_0,2,3,4,5,7,9,11,12,14,15__).II. Give your answers whether the statements are true or false(2*5=10)F+E DFig.11. ( F ) If AB=AC is true for logic equation ，then B=C is true.2. ( F ) A product expression for all minterms of a logic function must be 1.3. ( T ) If a logic function )7,3,1(,,C B A F ∏=，then it s’ inverse funcation )7,3,1(,,'C B A F ∑=.4. ( T ) when inputs is one “1” and 1000 “0” for XOR gate, then output is “1”.5. ( T ) A properly designed two-level sum-of-products (AND-OR) circuit has no static-0 hazards.III. there is only one correct answer in the following questions.(3’ X 10=30)1. For a logical function, which representation as follows is one and only （唯一）. ( C )A) logic expression B) logic diagram C) truth table D) timing diagram 2. The following logic expressions, the hazard-free one is ( D ).A) F=B ’C ’+AC+A ’B B) F=A ’C ’+BC+AB ’C) F=A ’C ’+BC+AB ’+A ’B D) F=B ’C ’+AC+A ’B+BC+AB ’+A ’C ’ 3. The output signal of ( A ) circuit is 1-out-of-M code.A) binary decoder B) binary encoder C) seven-segment decoder D) decade counter4. The logic equation for a 2-input,1-bit multiplexer is F=AC+BC ’. If we want to build a two-input OR gate （F=X+Y ）with this multiplexer , show how to tie the input A, B and C? ( A ).A). The input A should be tied to logic “1”, B to X, and C to Y . B). The input A should be tied to X, B to logic “0” and C to Y . C). The input A and B should be tied together to X, and C to Y . D). The input A should be tied to logic “0”, B to X, and C to Y .5. For a NAND gate in positive logic, if negative logic is adopted ，then NAND gate will be changed to （ D ）。

西安电子科技大学2020 学年上学期《数字逻辑电路》期末考试试题(综合大作业)

学习中心/函授站_姓名答案+3225776615学号西安电子科技大学网络与继续教育学院2020 学年上学期《数字逻辑电路》期末考试试题（综合大作业）考试说明：1、大作业试题于2020 年4 月23 日公布，2020 年4 月24 日至2020 年5 月10 日在线上传大作业答卷（一张图片对应一张A4 纸答题纸），要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每题 2 分，共 30 分）1、与(76)H 相等的数是[ ]。

A （76）OB （116）DC （76）D D (1110110)B2、（100011.1）B 的8421BCD 是[ ]。

A 00110101.0101B 00111000.1000C 00111000.0101D 100011.10003、或非门的输出完成F =A , 则多余输入端[ ]。

A 全部接高电平B 全部接低电平C 只需一个接地即可D 只需一个接高电平即可4、逻辑函F (ABC )=A ⋅B +AC 的最小项标准式为[ ]。

A F(ABC)= ∑(0,1,4,6)B F(ABC)= ∑(2,3,5,7)C F(ABC)= ∑(2,6,7)D F(ABC)= ∑(0,1,4,6)5、与AB＋AC＋B ⋅C 相等的表达式为[ ]。

A ACB ABC AB＋ACD A+ B ⋅C6、函数F=(A B ＋C)(B＋ACD )的对偶式函数表达式是[ ]。

A G=( A ＋B)·C ＋B ·A +C +DB G=A＋B C＋B·A +C +DC G=(A＋B )·C＋B·A +C +DD G=(A B )·C ＋(B+ A +C +D )7、逻辑函数A B C D 的逻辑相邻项是[ ]。

电子科技大学《电路分析基础》20春期末考试.doc

1.正弦稳态电路中,若无源单口网络吸收的复功率＝80＋j60 VA,则功率因数λ＝（）。

A.0.6B.0.4C.0.3D.0.8【参考答案】: D2.图示一阶电路中,开关在t＝0时打开，求i ()＝（）。

A.3 AB.2 AC.4 AD.0 A【参考答案】: D3.若电阻上电压u与电流i为非关联参考方向，则电导G的表达式为（）。

A. B. C.－ D.【参考答案】: C4.图示一阶电路中,开关在t＝0时打开，求a，b两点间的电压()＝（）。

A.3 VB.2 VC.4 VD.0 V【参考答案】: D5.一段导体的电阻为，将其对折后的等效电阻为（）A. B. C.D．【参考答案】: B6.通过一个理想独立电压源的电流数值及其方向A.必定大于零, 仅取决于外电路, 与电压源无关B.可为任意值, 仅取决于电压源, 与外电路无关C.必定大于零, 取决于外电路与电压源本身D.可为任意值, 取决于外电路与电压源本身【参考答案】: D7.图示理想变压器变比为1：2，则Uo应为（）。

A.UiB.2UiC.0.5UiD.4Ui【参考答案】: B8.若电感L＝2H的电流i =2cos(10t+30°)A (设u, i为关联参考方向)，则它的电压u为（）。

A.2cos(10t + 120°)VB.40cos(10t + 120°)VC.40cos(10t +30°)V D.2sin(10t + 30°)V【参考答案】: B9.KVL体现了电路中（）守恒的法则。

A.电荷B.功率C.电压D.能量【参考答案】: D10.正弦稳态L，C串联电路中, 电容电压有效值为8V , 电感电压有效值为12V , 则总电压有效值为（）V。

A.4B.8C.5D.20【参考答案】: A11.正弦稳态电路中，电流超前电压－90°的元件是（）。

A.电阻B.电感C.电容D.二极管【参考答案】: B12.图示含源支路中，=1A , = ( )V。

西安电子科技大学2021数电期末试题

考试时间 120 分钟一、基础部分（共40分）1.（2分）完成下列数制转换：（25.25）10 = （）2= （）16 2.（2分）将十进制数转换为相应的编码表示。

（12）10 = （）8421BCD= （）余3码3.（4分）按照反演规则和对偶规则分别写出下列函数的反函数和对偶函数。

F =AB +E̅̅̅̅̅̅̅̅̅̅̅∙D +BC F̅ =__________________________________ F ∗=_________________________________4.（3分）按照要求写出下列函数的等价形式：5.（9分）已知某逻辑函数F 表达式如下，试完成下列内容：F =A̅C ̅+A ̅B ̅+BC +A ̅C ̅D ̅（1）在下图基础上完成该逻辑函数的卡诺图（下画线处也需要填写）（3分）。

===+=BC B A F （或与式）（与非与非式）（与或非式）（2）用卡诺图化简，写出该逻辑函数的最简与或式（2分）。

（3）根据化简结果，列出函数F的真值表（2分）。

（4）根据最简与或式画出该逻辑函数的电路图（2分）。

6.（6分）下图所示电路用于产生2相时钟信号，按照要求完成下述内容。

CQ1Q2（1）分别写出该电路的输出Q1和Q2的逻辑表达式（2分）。

（2）完成下列波形图，并说明在A 取不同值的情况下电路功能（初态为0）（4分）。

C Q Q2AQ1该电路的功能：_______________________________________________________ ____________________________________________________________________。

7.（6分）74194是双向移位寄存器，试判断下列电路的功能，并画出其状态表和状态图。

1（1）在下表中填写电路的状态表，并画出状态图（4分）状态图如下：（2）该电路的功能是:__________________________；（2分）装订线8.（8分）阅读如下电路，完成各项以下内容。

电子科技大学模电期末0506A题&答案

………密………封………线………以………内………答………题………无………效……电子科技大学二零零五至二零零六学年第一学期期末考试模拟电路基础课程考试题 A 卷（ 120 分钟）考试形式：开卷考试日期 2006 年 1月 12 日课程成绩构成：平时 10 分，期中 30 分，实验 0 分，期末 60分1．（8答：（2（2（22．（3答：（1（13．（34．（6f 。

3．直流平衡电阻R p若图中集成运算放大器的电压增益为A o ，带宽为f BW 。

试求：4．带宽BWf ′………密………封………线………以………内………答………题………无………效……si R 阻oR图2解：22()4( 1.5)D GS T GS k V V V I =−=−————————————（1分）………密………封………线………以………内………答………题………无………效……28.90.7512R VV I R I GS DD D s D R R =−=−+——————（1分） 7.97, 2.91DGSmA V V I——————————————－—（2分）gRi RBEV =b R 1． 2．解：1. 3cc R T RV e 、、D、、z 构成固定VBE的恒流源——————————（2分）2. 36B EE Z V V V V =−+=−———————————————————（1分）………密………封………线………以………内………答………题………无………效……30.13V V V B BE EEImA E R e −−——————————————（1分）110.0523E II I mA E E ≈=————————————————（1分）1． 2． 3．解：1.由57R R 、构成直流负反馈，稳定静态工作点————————————————（2分）由462C R R 、、构成交流电压串联负反馈，提高输入电阻，稳定输出电压————（3分）………密………封………线………以………内………答………题………无………效……2. 244122v v R R R o o A vf v v R R i f +=≈==+————————————————（2分） 3．去掉上述交流反馈支路44C R 、以及6C ———————————————————（1分）A。