EDA实验报告(PCB含截图)

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EDA-实验报告

实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。

若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。

对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。

则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。

EDA实验报告(12份).pdf

实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。

实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。

2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。

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姓名：郭灵芝学号：0704240115班级：通信一班07042200实验一0704240115 郭灵芝通信一班一．实验内容1.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。

2.加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。

测电路的输入电阻、输出电阻和电压增益；3.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度1mV) ，负载电阻5.1kΩ，电压增益大于50。

4.测电路的频率响应曲线和f L、f H值。

二．放大电路的原理图（1-1）放大电路的原理图R为滑动变阻器，该电路用的是三极管来实现放大，采用的是电压偏置，接法是共射极，1R的大小从而改变三极管的静态工作点，使三极管处于正常放通过它改变接入电路中的1大状态。

为了确定好的静态工作点，进行如下静态分析：上面图1-1的静态电路如下（1-2）放大电路所对应的静态电路可以用两个交流电压表分别测量输入电压和输出电压，输出电压除以输入电压即为放大倍数。

为了保证放大电路工作在放大区（可用示波器监测，保证波形不失真），将交流输入电压调为1mv,2mv,3mv 。

电压表均用交流模式。

当交流信号源取下表所示不同值时，读出电压表的读数，即i V 和0V ，并计算电压的放大倍数。

（表一）结论：当三极管工作在放大区时，其电压放大倍数近似为常数。

即输入电压随输入电压线性变化。

且放大倍数符合大于50的要求。

（表二）结论1R 调到10%到80%之间时三极管都正常放大，这可以通过C I 与B I 的比值即β来确定，在这个区间里β基本保持不变，当然1R 处于0%到10%之间的确定不了，这个还要通过实际测量的β来确定。

三．失真研究1. 电位器调到0%，交流信号保持20mv ，5 KHz ，输出信号如下（1-3）饱和失真的波形图此时负半周出现了失真，即削底，对于NPN 管说明出现了饱和失真。

EDA实验报告

目录一、前言-----------------------------02二、原理图输入设计--------------03三、全加器电路设计--------------05四、时序逻辑电路设计-----------12五、7段数码管显示设计---------17一、前言该实验属于《EDA基础》专业基础课的重要实践环节，对培养学生的实际动手能力及提高学生的实际工程设计能力十分重要,学生通过学习、设计FPGA的相关实验,巩固掌握已学过的设计知识,培养编程能力，提高FPGA电路设计等方面的能力，使学生达到掌握FPGA设计具体的设计方法的目标要求。

前期课程：数字电路、微机原理及应用、等课程。

通过学习《EDA 基础》，使学生将所学的基础知识用之于实践。

为后续毕业设计奠定基础。

同时为学生今后走向工作岗位提供较大帮助。

二、原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。

2．通过半加器的设计，让学生掌握原理图输入的设计方法。

3．初步了解可编程器件设计的全过程。

二、实验原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。

按照进位是否加入，加法器分为半加器和全加器电路两种。

计算机中的异或指令的功能就是求两个操作数各位的半加和。

一位半加器有两个输入、输出，如图2-1。

图2-1 一位半加器示意图表2-2 半加器真值表一个半加器的真值表如表2—2所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、实验内容原理图设计：四、仿真结果二、全加器电路设计一、实验目的1. 学习VHDL 语言的描述方法；2. 学习元件例化语句的使用方法；3. 学习VHDL 程序层次化设计方法。

二、实验内容1．实现1位全加器的硬件描述语言设计； 2．采用元件例化语句实现4位全加器的设计。

三、实验原理计算机中的加法器一般就是全加器，它实现多位带进位加法。

EDA实验报告(绝对有用)

EDA 设计与实验院系：电子工程与光电技术学院专业：通信工程班级： 07042201姓名：包华广（32号）学号： 0704330107指导老师：蒋立平花汉兵目录：摘要 - - - - - - - - - - - - - - - 1一.正文部分1.设计电路功能要求 - - - - - - - - - - - - - 12.方案论证 - - - - - - - - - - - - - 13.各子模块设计原理 - - - - - - - - - - - - 23.1 时钟信号发生模块 - - - - - - - - - - - - 23.2 计时模块- - - - - - - - - - - 43.3 计时电路 - - - - - - - - - - - - 63.4 校正电路模块 - - - - - - - - - - - - 63.5 整点报时模块 - - - - - - - - - - - - 83.6 闹钟功能模块 - - - - - - - - - - - - 84、设计总电路原理 - - - - - - - - - - - - - 9二．总结部分5. 调试、仿真与下载 - - - - - - - - - - - - - 106.实验结果 - - - - - - - - - - - - - 107. 实验中遇到的问题与解决方法 - - - - - - - - - 118. 实验体会与收获 - - - - - - - - - - - - - 12 9．参考文献 - - - - - - - - - - - - - - - - 12摘要：本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。

文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。

EDA实验报告

海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。

二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。

作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。

例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。

注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。

2、显示代码概念显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。

2、在Quartus Ⅱ软件上编译和仿真。

3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。

4编程下载与硬件验证。

5、记录系统仿真和硬件验证结果。

五、实验结果：2、波形仿真图：4、引脚锁定：六、实验心得：其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。

真所谓条条道路通罗马！实验四四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。

EDA实验实验报告2

EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。

学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。

二、实验原理和内容本实验的内容是建立一个1位全加器。

具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。

通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。

输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。

三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。

（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。

（3）波形仿真验证。

（4）新建图形设计文件命名为full_add.bdf并保存。

微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。

将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。

（6）将full_add.bdf设置为顶层实体。

对该工程文件进行全程便已处理。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。

EDA实验报告

实验三: 二位比较器的设计与实现一．实验简介：这个实验将指导你通过使用ISE软件进行简单的二位比较器的设计与实现。

二．实验目的：•使用ISE软件设计并仿真。

•学会程序下载。

三．实验原理：1．ISE软件是一个支持数字系统设计的开发2．用ISE软件进行设计开发时基于相应器件型号的。

注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。

3．图2-1所示为二位比较器的真值表，本实验中用Verilog语句来描述。

b[1] b[0] a[1] d[0]0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1a_eq_b a_gt_b a_lt_b1 0 00 1 00 1 00 1 00 0 11 0 00 1 00 1 00 0 10 0 11 0 00 1 00 0 10 0 10 0 11 0 0四．实验步骤：1．新建工程（1）双击桌面上“”图标，启动ISE软件(也可从开始菜单启动)。

每次打开ISE都会默认恢复到最近使用过的工程界面。

当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。

选择File—New Project选项，在弹出的对话框中输入工程名称并指定工程路径。

（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。

计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。

在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。

另外，我们选择Verilog作为默认的硬件描述语言。

（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish 就可以建立一个完整的工程了。

（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。

EDA设计实验报告

EDA设计实验报告姓名学号：班级：指导老师：实验一单管分压偏置电路一：单管分压偏置电路原理图：二：调节电路静态工作点1：电路饱和失真时波形图如下：饱和失真时静态工作点2：最大不失真时波形图（电位器调节到34%时）最大不失真时静态工作点:由此可以计算出β=i c/i b=1.28102m/6.13449u=208.8226 U=V c-V e=V)15(-V)17(=5.59796-3.21635=2.38161v CEQ3：截止失真时波形：截止失真时静态工作点;三：测试三极管输入输出特性特性曲线1：测输入特性曲线原理图：输入特性曲线2：测输出特性曲线原理图：输出特性曲线：3：根据输入特性曲线求be r ：由最大不失真时测得的静态工作点i b =6.13449u,在此值附近如图找两点：be r =BE U ∆/B i ∆=dx/dy=4.4444m/1.0775u=4.1247k Ω4:根据输出特性曲线测ce r ，在静态工作点i b =6.13449uA 线上， CEQ U =V c -V e =V )15(-V )17(=5.597963.21635=2.38161v选取其中褐色线条即ii1=6uA 的线，c ce ce i u r ∆∆=/=dx/dy=77.7778m/941.6365n=82.6k Ω四：测输入电阻原理图电源电压有效值、交流输入电流、交流输出电压值电压放大倍数Au=851.792/7.071=120.46输入电阻：Ri=7.071/0.003764=1.88kΩ五：测输出电阻原理图输出端电流如下图输出电阻R 0=7.071/0.001507=4.692k Ω与理论值比较分析：理论值：输入电阻：Ri ’=R 3//R 1//R b =1.86k Ω 输出电阻：R 0’=Rl=5k Ω电压增益：Au=be L r R R /)//(2 =126.57 实际测得值：输入电阻：Ri=7.071/0.003764=1.88k Ω 输出电阻：R 0=7.071/0.001507=4.692k Ω 电压增益：Au=120.46 输入电阻相对误差为1.075%；输出电阻误差为6.16%；电压增益相对误差为4.83%六：波特图幅频相频曲线如下图：根据上限截止频率和下限频率定义，当放大倍数下降到中频的0.707倍时对应的频率，即幅频图中最高分贝处降低3dB对应频率，下限截止频率约f L=59.3347Hz，上限频率f H=16.6420MHz实验二一：两级阻容耦合放大电路原理图：负反馈接入前电路输入电阻：Ri=707.08uV/172.474nA=4.1kΩ电压放大倍数：Au=12.748mV/707.08uV=18.03 测输出电阻电路原理图：R 0=707.08uV/718.875nA=983.59Ω二：接入负反馈原理图输入电阻Ri=707.08uV/169.613nA=4.17kΩ电压增益Au=1.322mV/707.08uV=1.87反馈系数F=U f/U0=703.424uV/1.322mV=0.532 1/F=1.879A F≈1/F=1.879接入负反馈后输出电阻原理图:输出电阻R0=707.074mV/4.204mA=168.19Ω三：负反馈接入前后频率特性：1：反馈接入前f=1.6503kHz下限截止频率约为Lf=837.9489kHz 上限截止频率约为H2：L f =126.5834Hz ；H f =15.9560MHz五：经试验可知接入负反馈后当信号幅度为80mV 时开始出现失真；而未接负反馈时6mV时即出现失真。

EDA实验报告

EDA课程实践感悟EDA是电子设计自动化（Electronic Design Automation）的英文缩写，是随着集成电路和计算机技术飞速发展应运而生的一种快速、有效、高级的电子设计自动化工具。

这次学校为我们安排的EDA 课程包括了课堂讲授、课后自修以及课程实验三个环节，从这次课程当中我学习到了很多关于电子设计自动化的基础知识，锻炼提高了多方面的综合能力。

一自己对EDA的了解通过课堂老师的讲述和课后对书本的自习，我初步了解了EDA的特征和优势，目标和流程并知道了一些EDA公司和工具，并学习了可编程逻辑器件基础。

1 EDA的特征和优势在现代电子设计中，几乎所有的设计工作都需要在计算机上进行。

，设计者只需完成对系统功能的描述，就可以由计算机软件进行处理得到设计结果。

EDA以硬件描述语言(Hardware Description Language)为系统逻辑描述手段完成的设计文件可以自动完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、布局布线和仿真测试，直至实现既定的电子线路系统功能。

飞速发展EDA 技术使得“自定而下”的设计方法被广泛使用。

在这种新的设计方法中，由用户也对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路ASIC来实现。

用户首先从系统级设计入手，在顶层进行功能方框图的划分和结构设计；在方框图以及进行仿真、纠错看，并用硬件描述语言对高层次的系统行为进行描述；用逻辑综合优化工具生成具体的门级逻辑电路的网表，其对应的物理实现可以是印制电路板或专用集成电路。

EDA技术便利了复杂系统的设计，为用户提供了强大的系统建模和电路仿真功能，全方位地利用计算机和自动设计、仿真和测试技术，降低了设计者的硬件知识和硬件经验的要求。

2 EDA的设计流程一个典型的EDA 设计流程主要包括设计准备，设计输入、设计处理、器件变成和设计验证等五个基本步骤。

设计输入有多种方式，包括采用硬件描述语言进行设计的文本输入方式、图形输入方式和波形输入方式，或者采用文本、图形两者混合的设计输入方式，也可以采用“自顶向下”的层次设计方法，将多个输入和并为一个设计文件。

EDA实验报告

学号：0120704180215 课程成绩：武汉理工大学学生实验报告书实验课程名称：电子设计EDA开课学院：信息工程学院指导老师姓名：华剑学生姓名：朱晋洸学生班级专业：信息0701五人表决器的设计实验目的：（1）熟悉ISP EXPERT的设计界面和设计的一般步骤（2）了解ABEL语言的设计语法和测试向量的编写（3）用可编程逻辑器件实现5人表决器设计要求：在5人同时输入的情况下，当有三个或三个以上的人同意时，方案通过，反之不通过；实验内容及步骤：（1）运行isplever 项目管理器新建一个工程命名为VOTE.syn;（2）建立顶层原理图文件（VOTE.sch），设计底层原理图①添加元件②移动并摆放整齐，然后连接导线③为输入/输出信号命名④为输入/输出信号添加I/O标志⑤为输入/输出信号设置I/O端口号⑥存盘退出图形编辑器（3）建立ABEL源程序，并依据芯片功能编写程序（V5.abl）（4）建立测试向量源程序，进行编译仿真，观察结果（V5.abv）底层原理图：五人表决器五个输入，一个输出，原理图如下所示：ABEL源程序：源程序的设计思路主要有两种：真值表和逻辑表达式（1）五输入的真值表一共有32种可能，需要全部列出，较为繁琐。

（2）逻辑函数表达式相对简单：Y=ABC+ABD+ABE+ACD+ACE+ADE+CBD+CBE+DBE+CDE（3）程序如下：MODULE VOTE5A,B,C,D,E PIN;Y PIN ISTYPE 'COM';EQUATIONSY=A&B&C#A&B&D#A&B&E#A&C&D#A&C&E#A&D&E#C&B&D#C&B&E# D&B&E#C&D&E;END测试向量（V5.abv）：（1）测试向量的名称必须与工程（project）的名称保持一致；（2）测试向量模块的输入输出不需要分开定义，测试时必须重复3~5个周期；（3）测试源程序：MODULE VOTE5A,B,C,D,E,Y PIN;x=.X.;TEST_VECTORS ([A,B,C,D,E]->[Y])@repeat 69{[1,1,0,1,1]->[x];[0,0,1,1,1]->[x];[0,1,0,0,1]->[x];[0,1,0,1,1]->[x];[0,1,1,0,0]->[x];}END仿真结果：结果说明：从结果可以看出，只有当至少3个人投票（A,B,C,D,E中有三个为高电平1）时，结果才为赞成（输出Y为高电平1）小结与建议：通过本次实验，学习熟悉了ISP EXPERT的设计界面和设计的一般步骤，了解了ABEL语言的设计语法和测试向量的编写，并且练习用来设计五人表决器，对软件及理论知识有了实践和更深的理解。

EDA实验总结报告

数字EDA实验实验报告学院：计算机科学与工程学院专业：通信工程学号: 0941903207 姓名：薛蕾指导老师：钱强实验一四选一数据选择器的设计一、实验目的1、熟悉Quartus II软件的使用。

2、了解数据选择器的工作原理。

3、熟悉EDA开发的基本流程.二、实验原理及内容实验原理数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路,可以采用数据选择器进行选择再对该路信号加以利用。

从多路输入信号中选择其中一路进行输出的电路称为数据选择器。

或：在地址信号控制下,从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器.数据选择器又叫多路选择器，简称MUX。

4选1数据选择器：（1）原理框图：如右图.D0 、D1、D2、D3:输入数据A1 、A0 :地址变量由地址码决定从４路输入中选择哪１路输出.（2）真值表如下图：(3）逻辑图数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信号中选择所需要的一路信号,选择标志信号的一种状态对应着一路信号。

在应用中，设置一定的选择标志信号状态即可得到相应的某一路信号.这就是数据选择器的实现原理.三．实验内容1、分别采用原理图和VHDL语言的形式设计4选1数据选择器2、对所涉及的电路进行编译及正确的仿真.电路图：四、实验程序library ieee；use ieee.std_Logic_1164.all;ENTITY mux4 ISPORT（a0，a1, a2, a3 ：IN STD_LOGIC；s :IN STD_LOGIC_VECTOR (1 DOWNTO 0）；y ：OUT STD_LOGIC ）;END mux4；ARCHITECTURE archmux OF mux4 ISBEGINy 〈= a0 WHEN s = "00”else ——当s=00时,y=a0a1 WHEN s = "01" else ——当s=01时，y=a1a2 WHEN s = "10”else --当s=10时，y=a2a3; --当s取其它值时,y=a2END archmux；五、运行结果六．实验总结真值表分析：当js=0时，a1,a0取00，01，10,11时，分别可取d0，d1，d2,d3。

EDA实验报告(包含多个实验)

海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。

三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。

它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。

4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。

图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。

图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。

图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。

四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

注意：编译之前必须将文件设为当前文件。

2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。

3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。

五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。

1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

EDA实验报告含结果图

EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。

2、熟悉EDA-IV实验箱。

3、熟悉EDA开发的基本流程。

二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。

三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。

实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。

EDA技术实验报告

EDA技术实验报告实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII 的层次化设计方法。

通过一个4位全加器的设计，熟悉用EDA 软件进行电路设计的详细流程。

二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的低位进位输入信号cin 相接。

1位全加器f-adder 由2个半加器h-adder 和一个或门按照下列电路来实现。

半加器h-adder 由与门、同或门和非门构成。

四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界面,掌握利用原理图进行电路模块设计的方法。

QuartusII 设计流程见教材第五章:QuartusII 应用向导。

2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor ）（2）按照给定的原理图输入逻辑门(symbol －>enter symbol) COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。

（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。

3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。

EDA电信实验报告

福建农林大学计算机与信息学院信息工程类课程实验报告规范本报告由三部分构成，包括封面、实验项目列表、实验报告。

1．封面格式详见附件一2．实验项目列表格式详见附件二题目采用黑体，三号字表格内部内容采用宋体，小四号字，1.5倍行距。

3．实验报告格式详见附件三实验名称采用黑体，三号字.实验报告正文部分一律用小四号字，宋体，1.5倍行距。

一级大标题靠左，加粗。

二级大标题靠左，不加粗。

备注：每个实验项目一份实验报告。

每学期将拟存档的学生实验报告按课程、学生装订成册，即每个学生每门课程所有实验报告装订成一本。

装订线在左侧，第一页加订实验报告封皮。

若有编程则要求学生集体刻盘上交福建农林大学计算机与信息学院信息工程类实验报告课程名称：EDA技术姓名：系：专业：年级：学号：指导教师：孙奇燕职称：讲师2010年月日实验项目列表3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机EDA 实验开发系统 ZY11EDA13BE 并口延长线，JTAG 延长线实验的软件环境是：MAX+plus 10.24．操作方法与实验步骤● 按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。

● 建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。

5．实验内容及实验数据记录 XXXXXXXXX6．实验数据处理与分析 XXXXXXXXX7．质疑、建议、问题讨论 XXXXXXXXXain cout cout ain bin sumcinbin sumcinf_adderor2af ed u3u2u1b acco soBco soBh_adder A h_adderA福建农林大学计算机与信息学院信息工程类实验报告系：专业：年级：姓名：学号：实验课程： EDA技术实验室号：_______ 实验设备号：实验时间：指导教师签字：成绩：实验二简单组合电路的设计（VHDL）1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的使用方法,多层次电路设计、仿真和硬件测试等内容。

EDA实验报告

电子电路EDA技术
实验报告
班级
学号
姓名
兰州交通大学机电学院
测控实验室
实验一模为12计数器的设计
日期：
同组人员：
一. 实验目的
二. 实验内容
三. 仿真结果与结果分析
四．实验电路图
实验二VHDL程序设计初步
日期：
同组人员：
一. 实验目的
二. 实验内容
三. 仿真结果与结果分析
四．实验源程序清单
实验三VHDL程序设计初步
日期：
同组人员：
一. 实验目的
二. 实验内容
三. 仿真结果与结果分析
四．实验源程序清单
实验四VHDL程序设计初步
日期：
同组人员：
一. 实验目的
二. 实验内容
三. 仿真结果与结果分析
四．实验源程序清单。

EDA设计实验报告

基于EDA技术的数字系统设计报告院（系）信息与电气工程学院专业__________________________姓名 ________________________________学号 ___________________________日期2012 年5月_6_日摘要在电子设计与制造技术的发展中，核心就是电子设计自动化 (EDA，Electronic Design Automation)技术。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

本次设计实验就是基于EDA技术和EPM7128SLC84-15芯片(CPLD器件)及其外围电路，实现了多功能数字钟的设计。

设计模块主要包括：控制单元、分频单元、计数单元、比较单元、选择单元、报警及显示单元。

从而实现时间和闹钟的切换显示时、分、秒，并能分别设定时分秒且具有整点报时和闹铃功能。

关键词：EDA VHDL数字钟、控制单元目录摘要 (I)一、设计说明 (1)1.1 设计要求 (1)1.2 设计目的 (1)1.3 系统功能描述 (1)1.3.1 总体设计 (1)1.3.2 具体功能描述 (1)二、设计内容 (3)2.1 设计原理分析 (3)2.2 各模块设计 (4)2.2.1 控制器模块 (4)2.2.2 分频模块 (7)2.2.3 计时、校时模块 (8)2.2.4 定时、比较模块 (12)2.2.5 显示模块 (13)2.2.6 报时模块 (15)2.2.7 按键防抖模块 (18)2.3 元件例化程序 (19)三、现场调试及总结 (22)、设计说明1.1 设计要求1、设计一个多功能数字钟，以二十四小时制计时。