基于MATLAB的FIR滤波器设计

EDA 课程设计报告滤波器设计参数：根据要求，要设计一个输入8位，输出8位的17阶线性相位FIR 滤波器，所以采用图2(a)的方式，其中输入信号范围为：[±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，…]，此滤波器 Fs 为44kHz,Fc 为10.4kHz 。

（一）FIR 数字滤波器理论简述有限冲激响应（FIR ）数字滤波器和无限冲激响应（IIR ）数字滤波器广泛应用于数字信号处理系统中。

IIR 数字滤波器方便简单，但它相位的非线性，要求采用全通网络进行相位校正，且稳定性难以保障。

FIR 滤波器具有很好的线性相位特性，使得它越来越受到广泛的重视。

有限冲击响应（FIR ）滤波器的特点：1 既具有严格的线性相位，又具有任意的幅度；2 FIR 滤波器的单位抽样响应是有限长的，因而滤波器性能稳定；3只要经过一定的延时，任何非因果有限长序列都能变成因果的有限长序列，因而能用因果系统来实现；4 FIR 滤波器由于单位冲击响应是有限长的，因而可用快速傅里叶变换(FFT)算法来实现过滤信号，可大大提高运算效率。

5 FIR 也有利于对数字信号的处理，便于编程，用于计算的时延也小，这对实时的信号处理很重要。

6 FIR 滤波器比较大的缺点就是阶次相对于IIR 滤波器来说要大很多。

FIR 数字滤波器是一个线性时不变系统（LTI ），N 阶因果有限冲激响应滤波器可以用传输函数H （z ）来描述，0()()N k k H z h k z -==∑(0.1)在时域中，上述有限冲激响应滤波器的输入输出关系如下：0[][][][][]N k y n x n h n x k h n k ==*=-∑(0.2)其中，x [n ]和y [n ]分别是输入和输出序列。

N 阶有限冲激响应滤波器要用N ＋1个系数描述，通常要用N+1个乘法器和N 个两输入加法器来实现。

乘法器的系数正好是传递函数的系数，因此这种结构称为直接型结构，可通过式（1.2）来实现，如图1。

2图1当冲击响应满足下列条件时， FIR 滤波器具有对称结构，为线性相位滤波器：。

(1.3) 这种对称性，可使得乘法器数量减半：对n 价滤波器，当n 为偶数时，乘法器的个数为n/2个；当n 为奇数时，乘法器的个数为(n+1)/2个。

在电路实现中，乘法器占用的逻辑单元数较多。

乘法器的增加，意味着电路成本增加，另外对电路的工作速度也有影响。

N 阶线性相位的因果FIR 系统的单位冲激响应滤波器可用对称冲激响应 [][]h n h N n =-[][]h n h N n =- (0.3) 或者反对称冲激响应[][]h n h N n =--[][]h n h N n =-- (0.4) 来描述。

具有对称冲激响应的FIR 传输函数的冲激响应可写成如下形式：当N 为偶数时 12()200()[][]()()2N N N n n N n n n N H z h n zh n z z h z ------====++∑∑ (0.5) 当N 为奇数时 112()00()[][]()N N n n N n n n H z h n z h n z z +-----====+∑∑ (0.6)则FIR 线性相位系统的结构可转化成如图2（a ）和图2（b ）所示。

)1()(n N h n h --=图2（a）N为奇数图2（b）N为偶数（二）设计方案随着数字技术日益广泛的应用，以现场可编程门阵列（FPGA）为代表的ASIC 器件得到了迅速普及和发展，器件集成度和速度都在高速增长。

FPGA既具有门阵列的高逻辑密度和高可靠性，又具有可编码逻辑器件的用户可编程特性，可以减少系统设计和维护的风险，降低产品成本，缩短设计周期。

分布式算法是一种以实现乘加运算为目的的运算方法。

它与传统算法实现乘加运算的不同在于执行部分积运算的先后顺序不同。

简单地说，分布式算法在完成乘加功能时是通过将各输入数据每一对应位产生的部分积预先进相加形成相应部分积，然后在对各部门积进行累加形成最终结果，而传统算法是等到所有乘积产生之后再进行相加来完成乘加运算的。

与传统算法相比，分布式算法可极大地减少硬件电路规模，很容易实现流水线处理，提高电路的执行速度。

FPGA有着规整的内部逻辑块阵列和丰富的连线资源，特别适合细粒度和高并行度结构特点的数字信号处理任务，如FIR、FFT等。

利用FPGA实现FIR滤波器的设计过程，并且对设计中的关键技术——分布式算法进行详细描述。

3一、FIR滤波器的结构FIR滤波器的结构主要是非递归结构，没有输出到输入的反馈。

并且FIR滤波器很容易获得严格的线性相位特性，避免被处理信号产生相位失真。

而线性相位体现在时域中仅仅是h(n)在时间上的延迟，这个特点在图像信号处理、数据传输等波形传递系统中是非常重要的。

此外，他不会发生阻塞现象，能避免强信号淹没弱信号，因此特别适合信号强弱相差悬殊的情况。

二、FIR数字滤波器的设计方案：通常采用窗函数设计FIR滤波器方法简单，但是这些滤波器的设计还不是最优的。

首先通带和阻带的波动基本上相等，另外对于大部分窗函数来说，通带内或阻带内的波动不是均匀的，通常离开过渡带时会减小。

若允许波动在整个通带内均匀分布，就会产生较小的峰值波动。

因此考虑通过某种方法，对滤波器的结构进行优化。

对于线性相位因果FIR滤波器，它的系列具有中心对称特性，即h(i)=±h(N-1-i)。

令s(i)=x(i) ±x(N-1-i)，对于偶对称，代入式（1）可得：根据要求，要设计一个输入8位，输出8位的17阶线性相位FIR滤波器，所以采用图2(a)的方式，其中输入信号范围为：[±99，0，0，0，±70，0，0，0，±99，0，0，0，±70，…]，此滤波器Fs为44kHz,Fc为10.4kHz。

MATLAB 设计计算滤波器系数过程如下：FIR滤波器参数设置，因为是17阶，所以Specify order处填16，h(0)=0.4FIR滤波器的相频响应FIR滤波器的冲激响应FIR滤波器系数56Matable 仿真图仿真结果：7仿真结果：89对FIR 滤波器的系数进行调整，整数化可得FIR 滤波器的参数为[-12 -19 13 30 -14 -54 14 170 255 170 14 -54 -14 30 13 -19 -12]根据以上所说的该思路，可以将FIR 滤波器的原理图设计如下：下面对各加法器乘法器的输出位数进行分析，对第一级加法器，输入全为8位，输出统一为9位。

对各个乘法器进行分析，12=8+4，8为2的3次方，向左移了3位，输出为12位；18=16+2，16为2的4次方，向左移了4位，输出为13位；以此类推，13乘法器输出为12位，29输出为13位，52输出为14位，162输出为16位，242输出为16位。

对剩余加法器进行分析，对输入序列进行分析，[±99，0，0，0，±70，0，0，0，±99，0，0，0，±70，…]，周期为8，经分析当总值最大时，总输出应为99*18+70*29+50*70+99*162=1782+2030+3640+16038=23490，2的15次方为32768，再加上一位符号位，所以输出应为16位，由此类推，12、18乘法器输出之和为13位，13、19乘法器输出之和应为13位，总输出为14位。

另一支路上，13、52乘法器输出之和为14位，14、162乘法器输出之和为16位，其总输出之和为16位，最后这两路输出之和为16位。

将后8位舍去，加上由乘法器242输出舍取得倒的8位，总输出为8位。

至此，所有器件的输入输出都可判定。

下面进入模块设计阶段。

（三）模块电路设计设计的FIR滤波器由19个小VHD文件和一个总体BDF文件组成，VHD文件可以分为以下四种模块：寄存器、加法器、减法器、乘法器。

3．1 寄存器3.1.1 寄存器原理寄存器用于寄存一组二值代码，对寄存器的触发器只要求它们具有置1、置0的功能即可，因而本设计中用D触发器组成寄存器，实现寄存功能。

3.1.2 寄存器要求实现的功能在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。

3.1.3寄存器的VHDL语言实现（8位）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff8 ISPORT( clk : IN STD_LOGIC;clear : IN STD_LOGIC;Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END dff8;ARCHITECTURE a OF dff8 ISBEGINPROCESS(clk,clear)BEGIN10IF clear='1' THENDout<="";ELSIF clear='0' THENIF(clk'EVENT AND clk='1') THENDout <= Din;END IF;END IF;END PROCESS;END a;其中，clear为复位信号。

3.1.4寄存器的模块图3.1.5寄存器的波形仿真完全符合设计要求。

3．2 加法器3.2.1 加法器的原理在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。

这种运算称为全加，所用的电路称为全加器。

多位加法器的构成有两种方式：并行进位和串行进位。

并行进位加法器设有进位产生逻辑，预算速度较快；串行进位方式是将全加器级联构成多位加法器。

并行进位加法器通常比串行级联加法器占用更多的资源。

随着为数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大，因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。

本次设计采用的是并行加法器方式。

3.2.2 加法器要求实现的功能实现两个二进制数字的相加运算。

当到达时钟上升沿时，将两数输入，运算，输出结果。

3.2.3 加法器的VHDL语言实现（以下以12位数加16位数生成16位数的加法器为例）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add isPORT(clk : in STD_LOGIC;Din1 :in signed (11 downto 0);Din2 :in signed (15 downto 0);Dout:out signed (15 downto 0));END add;ARCHITECTURE a of add isSIGNAL s1: signed(15 downto 0);BEGINs1<=(Din1(11)&Din1(11)&Din1(11)&Din1(11)&Din1); PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='1' thenDout<=s1+Din2;end if;end process;end a;3.2.4 加法器的模块图3.2.5 加法器的波形仿真完全符合设计要求。