计算机设计与实践2010秋-第5讲

第五讲移动计算研究中心 舒燕君 syj@顺序执行的语句 -- process中只能放顺序语 句； ` 并行执行的语句 -- architecture中只能放并 行语句； ` 某些语句既可当作并行语句，也可当作顺 序语句 例如 序语句，例如`◦ 简单的信号赋值语句； 断言语句 ◦ 断言语句； ◦…- - 顺序语句只能出现在process中`顺序语句只出现在进程和子程序(过程和函数)中， 包括 包括：◦ wait语句； ◦ 顺序赋值语句： ◦ 顺序控制语句： ◦ ◦ ◦ ◦x 信号赋值符号： 信号赋值符号 “ <= < ” ； x 变量赋值符号：“ := ”； x 条件控制：if, case； x 循环控制：loop, for … loop, while … loop, next, exit；空语句： 句 null； 断言语句：assert, report； 过程调用：过程名(实际参数)； 返回语句：return；`执行的顺序性 时间的并行性◦ 由按先后顺序执行的语句组成`◦ 又是同时执行的，即进程中的敏感信号变化时， 进程内的顺序语句按先后顺序执行 次，但时 进程内的顺序语句按先后顺序执行一次，但时 间计算的起点是相同的`wait until 条件式`wait on 信号◦ 直到信号条件满足时才进行后面的操作 ◦ 适合于实现同步电路 ◦ 使用wait until语句时，必须是process中的第一条语 句 ◦ 当后面列出的信号中有一个发生变化时，开始进行 后面的操作 ◦ wait on 语句不太可能被合成为电路（尤其是时序电 路） ◦ 等待时间表达式所确定的时间后开始进行后面的操 做 ◦ wait for 语句不适合拿来做硬件电路的合成，比较 适合于出现在模拟的场合，给被挂起的进程指定一 个最大的仿真时间间隔`wait for 时间表达式 式`赋值的时机不同◦ 变量赋值：立即赋值 ◦ 信号赋值：存在延迟，显式和隐式wait语句决定 该信号的设置时机，由延迟时间决定信号处理 的时间，延迟时间是相对于同步点而言的x 在使用信号时普遍出现的问题是忽略了信号值的更新 不能立刻生效这一特点信号 赋值符号 功能 适用范围 <= < 表示电路内部信号连线 全局 在顺序代码中，信号值的更 新不是即时的 新的值要在 新不是即时的，新的值要在 进程、函数或过程完成以后 才有效变量 := : 表示局部数据存储单元 局部（仅在相应的进程 局部（仅在相应的进程、 函数和过程中使用） 立即赋值，即时更新 即赋值，即时更新 （新的值在代码的下一 行就生效）行为特性用途用于包集、实体或结构体中。

仅用于顺序描述代码中 在实体中，所有端口默认为 （进程、函数或过程中） 信号IF 语句If 布尔表达式 Then 顺序语句; [Elsif 布尔表达式 Then 顺序语句]; [Else 顺序语句]; End If; 关注else的用途！ 关 用指令if配合其后面所接语句的完整与否， 可以合成出组合或时序电路Case 表达式 is { {When 表达式值 => 顺序语句}; } [ [When Others => 顺序语句;] ] End Case;关注Others的用途！注意：在when后面所指定信号对象的范围 不可以有重叠的现象„if 语句各分支的执行 顺序有优先级之分； case语句各分支的执 行顺序无优先级之分， 并行执行； 综合工具必须考虑此 考虑 特点„if 语句中最后一个分支 语句中最后 个分支 else case语句中最后一个分支 when others 如果缺省，对综合工具 产生什么影响？ 产 什 影响 如果不写，综合工具会保 持原值不变（用一个触发 器） 增加硬件成本 器），增加硬件成本„„„„„无条件`loop语句:标号：loop <语句> end loop 标号；f l语句循环固定次数`for…loop语句：循环固定次数标号：for循环变量in离散范围loop<语句>end loop标号；•FOR/LOOP语句中的上下界必须是静态值`while…loop语句：循环执行直到某个条件不再满足标号：while条件表达式loop<语句>end loop标号；next e it语句：跳出本次循环next 标号[when 条件]；exit 语句：结束整个循环操作标号 跳过下面的语句执行指定标号的下一个循环exit 标号； 定标号的下个循环 若不指定标号，指当前的循环退出指定标号的循环若不指定标号，指当前若有条件，则在不满足条件的情况下该语句无前的循环效process 语句所描述的电路行为依其内部`语句所描述的电路行为，依其内部所使用的指令语句，可区分成组合电路及时序电路◦当process 语句的程序中存在有wait 指令或if (Signal ’s t)等语句时合成的硬件电路大都为含有触发器的event)等语句时，合成的硬件电路大都为含有触发器的时序电路◦如果语句中存在有不完整的if …then 语句时，合成的硬件电路内也会产生锁存器等记忆元件◦如果……process 语句中含有完整的if then else ，则合成之后的硬件电路就是组合逻辑电路`需要遵循两条原则：◦原则一：确保在PROCESS 原则：确保在PROCESS 中用到的所有输入信号都出现在敏感信号表中原则二确保考虑了输入输出信号的所有可能组合也◦原则二：确保考虑了输入/输出信号的所有可能组合，也就是说，电路的真值表必须在代码中完整地反映出来（实际上对顺序代码和并发代码都有这一要求）◦如果没有遵守原则1，那么编译器通常会提示“某个输入信号没有在敏感信号列表中列出”，但编译器仍会继入信号没有在敏感信号列表中列出，但编译器仍会继续执行，好像这个输入信号已经出现在敏感信号列表中一样，尽管这样做对设计不会带来多大影响，但对一个优秀的设计而言，遵守原则1是必要的◦如果不遵守原则2，后果更严重一些。

因为没有考虑到输出信号的所有情况为了保存以前的值在综合时会输出信号的所有情况，为了保存以前的值，在综合时会产生一个锁存器--并行语句只能出现在architecture 中，P 不可放在Process 中！进程（PROCESS ）语句信号赋值语句GENERATE 语句元件例化语句利用信号赋值的方式来描述电路内信号`利用信号赋值的方式，来描述电路内信号数据的流动情形◦直接式的信号赋值“<=”条件式的信号赋值“”◦条件式的信号赋值when…else◦选择式的信号赋值“with…select…when”`3种信号赋值方式皆为并发性的赋值信号process (敏感信号表)begin<=波形1when 条件1if 条件1then信号<= 波形1;:else::波:elsif条件n -1then<=n-1;波形n -1when 条件n -1else信号<波形n 1;else信号<= 波形n;end if;波形n;end if;end process;并行语句顺序语句•When…elseWhen else适合描述较复杂的真值表叙述，具有优先顺序的特性(process (敏感信号表)begincase is with 表达式select 注意使用“,”而不是“”case 表达式is when 分支1 =>信号<= 波形1;信号<= 波形1when 分支1,而不是“;”::h >::when 分支n =>信号<= 波形n;when Others =>Null;波形n when 分支n ；Unaffected when Others ；顺序语句when Others > Null;end case;end process;并行语句•其后面的语句同时作判断，之后选择其中一个为真的语句来执行•注意：其后面的判断语句必须是互斥不相同，没有优先顺序，With control control Selectoutput <= “000”When reset,“”set111When set,UNAFFECTED When Others;说明在control取其它值时output的值保持不变必须对所有可能出现的条件给予考虑，经常使用关键字Others如果在某些条件出现时不需要进行任何操作，使用指出这一点UNAFFECTED 指出这点Wh l`When value的描述方式◦When value --针对单个值进行判断◦When value1 to value2 --针对取值范围进行判断，适用于枚举类型◦When value1|value2|…--||针对多个值进行判断WHENCASE 代码类型并发代码顺序代码用法在Process、Function和Procedure外部使用在Process、Function和Procedure内部使用必须列出所有可能的组合是（对于with …select …when来说）是每个判断分支允许的最大赋值操作数量1任意没有操作动作时使用的关键UNAFFECTED NULL字x<=a WHEN“000”,“001”,b WHEN001,c WHEN“010”,UNAFFECTED WHEN OTHERS;-------------------------with CASE--------------------CASE sel IS“000”WHEN000=>x<=a;WHEN“001”=>x<=b;WHEN“010”=>x<=c;END CASE;s2a xmuxb c dx <=a (s =“00”)x <= a when (s = 00) elseb when (s = “01”) elsec (s =“10”)c when (s = 10) elsed ;WITH s SELECTx <=a “00”,--means when s=“00”x <a WHEN 00, means when s 00b WHEN “01”,c “10”,不能是d WHEN“11”cWHEN 10,d WHENOTHERS ;不能是d WHEN 11给出个编码器的电路图假设`给出一个编码器的电路图，假设n 与m 符合的关系，每次只有一个输入高电将被编输出m n ×n m 2log =是高电平，它将被编码后输出PORT( x:IN STD_LOGIC_VECTOR(7 DOWNTO 0);OUT STD LOGIC VECTOR(2DOWNTO0)) y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END encoder;ARCHITECTURE encoder1 OF encoder IS BEGINy<=“000” WHEN x=“00000001” ELSE“001” WHEN x=“00000010” ELSE010 WHEN x=00000100 ELSE“010”WHEN x=“00000100”ELSE“011” WHEN x=“00001000” ELSE“100” WHEN x=“00010000” ELSE“101” WHEN x=“00100000” ELSE“110” WHEN x=“01000000” ELSE“111”WHEN x=“10000000”ELSE“ZZZ”;PORT( x:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END encoder;ARCHITECTURE encoder2OF encoder IS ARCHITECTURE encoder2 OF encoder IS BEGINWITH x SELECTy<=“000” WHEN “00000001”,“001” WHEN “00000010”,010 WHEN 00000100,“010”WHEN“00000100”“011” WHEN “00001000”,“100” WHEN “00010000”,“101” WHEN “00100000”,“110” WHEN “01000000”,“111” WHEN “10000000”,“ZZZ” WHEN OTHERS;`并发描述语句◦与顺序描述语句Loop语句一样用于循环执行某项操作，通常与For一起使用项操作通常与起使用◦语法结构label:FOR identifier IN range GENERATE(g)concurrent assignments)END GENERATE;注意：GENERATE中循环操作的上界和下界都必须是静态的在generate语句使用过程中，容易出现多值驱动问题，下面的代码是可以正常综合的OK：FOR i IN 0 TO 7 GENERATEt t(i)<‘WHEN((i)d b(i))‘ELSE‘output(i) <=1’WHEN (a(i) and b(i))=1’ELSE 0’;END GENERATE;会多当出现下面两种情况之一时，编译器会提示多驱动错误，同时停止编译NotOK：FOR i IN 0 TO 7 GENERATEaccum<=“”WHEN(a(i)and b(i))=‘’ELSE“”accum <11111111WHEN (a(i) and b(i))1ELSE 00000000;END GENERATE;NotOK：FOR i IN 0 TO 7 GENERATEaccum <= accum +1 WHEN x(i) = ‘1’;END GENERATE;`采用并行进位设计实现下图所示的4位并行加法器定义输入信号数据类型为`a 和b ，数据类型为Std_Logic_Vector （4位），输入信号Cin ，数Std Logic 据类型为_g `定义输出信号S ，数据类型为，据类为Std_Logic_Vector （4位），输出信号Cout ，数据类型为Std_Logic`要求进位Ci 的本地进位di 和传递条件ti 及加法描述进位器输出Si 用并发语句GENERATE 描述，进位Ci 用数据流描述方式实现将一个完整的硬件控制电路按其不同功能划分成若干部分对`将个完整的硬件控制电路按其不同功能划分成若干部分，对各部分进行具体的描述和实现`当成是一些相互连接的元件集合个元件是段结构完整的常用代码◦一个元件是一段结构完整的常用代码◦如果将这些代码声明为COMPONENT ，就可以被其他电路调用，使代码具有了层次化的结构是种进行代码分割代码共享和代码重用的方法◦是一种进行代码分割、代码共享和代码重用的方法`两个步骤：◦元件的声明COMPONENT 元件名ISPORT (端口名表)；CO O ◦Mapping ——END COMPONENT ；各元件间的连线映射（pp g ）元件实例化例化名:元件名PORT MAP ([端口名=>]连接端口名,...);`元件的声明（Declaration）Component component name◦Component component_nameport (Signal_name1: mode Data type;Signal_name2: mode Data type;…Signal_namen: mode Data type;);end Component;元件名称必须与元件程序的实体及文件名称一样 Port内部的语句，不论是信号数量、工作模式、数据类型，都必须与元件程序内实体的声明一致，但其名称可以不需要相同`元件声明与实体声明有相似之处◦元件与实体声明均对其端口进行声明`但元件与实体是两个不同的概念，描述方法也不同◦元件在构造体中只需对其端口进行声明，供构造体引用，其功能无需在构造体中描述。