集成电路设计4-工艺库文件
集成电路制造工艺第4章
1.什么是半导体制造中的玷污？玷污是指半导体制造过程中引入半导体硅片的任何危害微芯片成品率及电学性能的不希望有的物质。
2.说明净化间的主要玷污。
颗粒金属杂质有机物玷污自然氧化层静电释放（ESD）3.什么是有机玷污？有机物玷污是指那些包含碳的物质,几乎总是同碳自身及氢结合在一起,有时也和其他元素结合在一起。
有机物玷污的一些来源包括细菌、润滑剂、蒸汽、清洁剂、溶剂和潮气。
现在用于硅片加工的设备用不需要润滑剂的组件来设计，例如，无油润滑泵和轴承等。
4.什么是自然氧化层？自然氧化层会引起哪些问题？如果暴露于室温下的空气或含溶解氧的去离子水中，硅片的表面将被氧化，这一薄氧化层称为自然氧化层。
自然氧化层将妨碍其他工艺步骤，如硅片上单晶薄膜的生长和超薄氧化层的生长。
自然氧化层也包含了某些杂质，他们可以向硅中转移并形成电学缺陷。
自然氧化层引起的另一个问题在于金属导体的接触区。
接触使得互连线和半导体器件的源区及漏区保持电学连接，如果有自然氧化层存在，将增加接触电阻，减少甚者可能阻止电流流过。
5.解释静电释放。
静电释放(ESD)也是一种形式的玷污,因为它是静电荷从一个物体向另一物体未经控制地转移,可能损坏微芯片。
ESD产生于两种不同静电势的材料接触或摩擦，带过剩余电荷的原子被向相邻的带正电荷的原子吸引了。
6.解释空气质量净化级别。
净化级标定了净化间的空气质量级别，它是由净化室空气中的颗粒尺寸和密度表征的。
这一数字描绘了要如何控制颗粒以减少颗粒玷污。
净化级别起源于美国联邦标准209，209E。
净化间级别仅用颗粒来说明，例如1级净化间，则只接受1个0.5μm的颗粒。
这意味着每立方英尺中尺寸等于或大于0.5 μm的颗粒最多允许1个。
对于尺寸不同于0.5 μm的颗粒，净化间级别应该表达为具体颗粒尺寸的净化级别。
例如：10级0.2 μm和10级0.1 μm。
7.硅片清洗的主要工艺是什么工艺？化学湿法清洗8.什么是RCA清洗工艺？是由美国无线电公司（RCA）的W．Kern和D．Puotinen于1970年提出的，主要由过氧化氢和碱组成的1号标准清洗液（SC-1）以及由过氧化氢和酸组成的2号标准清洗液（SC-2）进行一系列有序的清洗。
(完整版)集成电路设计
工作平台
•公司、高校：工作站，Unix、Linux操作系统； •高校、个人学习：PC机，Linux操作系统； •极少使用Windows操作系统。 Unix, Linux操作系统：
开放、安全、稳定、可靠、免费使用。
24
工作站平台上的主流EDA软件
Cadence EDA软件
✓数字系统模拟工具Verilog-XL； ✓电路图设计工具Composer； ✓电路模拟工具Analog Artist； ✓射频模拟工具Spectre RF； ✓版图编辑器Virtuoso Layout； ✓布局布线工具Preview； ✓版图验证工具Dracula等
3
集成电路的特点：
➢微型化 ➢高集成度 ➢低成本 ➢功能强大 ➢低功耗 ➢高速 ➢所有元件及连线享用同一基片 ➢损坏后不可维修
4
Intel 公司CPU—Pentium® 4
电路规模：4千2百万个晶体管 生产工艺：0.13um 最快速度：2.4GHz
5
➢ 自上世纪90年代以来:
➢ 数字集成电路飞速发展： 微处理器性能提高了 1000倍！
➢ 人工设计，设计周期长，高性能，高集成度 ➢ 微处理器，模拟电路，IP核…
➢ 标准单元 (Standard Cell)
➢ 预先设计好的标准单元，设计周期短，性能较好 ➢ 专用电路 (ASIC)
➢ 可编程逻辑器件 (FPGA/PLD)
➢ 预先生产的芯片，设计周期最短，低研发成本 ➢ 原形验证(Prototyping)，可重构计算
14
集成电路设计方法的比较
全定制
单片成本 开发费用 开发周期
低
高
长
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
清华大学《数字集成电路设计》周润德 第4章 互连线
V = V inc (1 + ρ )
I = I inc (1 − ρ )
2004-9-22
清华大学微电子所《 数字大规模集成电路》 周润德
第 4 章 第 27 页
源电阻 > 特征阻抗 源电阻 < 特征阻抗
无损传输线的瞬态响应
源电阻 = 特征阻抗
2004-9-22
源电阻 < 特征阻抗 有限的上升斜率
清华大学微电子所《 数字大规模集成电路》 周润德
第 4 章 第 23 页
考虑连线RC延时的准则
• 当连线的 RC 延时与驱动门的延时相比较大，即：
（tpRC >> tpgate ）时需要考虑连线的 RC 延时。
需要考虑RC延时的连线临界长度为：
Lcrit >> √ tpgate/0.38 rc
• 当连线输入端信号的上升或下降时间小于连线的上升或下
一般制造商会提供每层的面电容和周边电容。 实际设计时，可以查表或查图。
考虑性能时，电容的计算：
1。要用制造后的实际尺寸， 2。考虑延迟或动态功耗时， 一般用 最坏情况
（最大宽度W ，最薄介质） 3。考虑竞争情况时用最小宽度W 及最厚介质。
2004-9-22
清华大学微电子所《 数字大规模集成电路》 周润德
1.75
导线层
Poly
Al1
Al2
Al3
Al4
Al5
电容
40
95
85
85
85
115
2004-9-22
清华大学微电子所《 数字大规模集成电路》 周润德
第 4 章 第 11 页
导线电容 (0.25 µm CMOS)
模拟CMOS集成电路设计第四章差分放大器.
ΔVinmax
2ISS 故允许输入的最大差模电压范围△V 为： ID =β
2ISS （这就是电路能处理信号的最大差模电压。） ΔVID = β
差动放大器4 # 14
基本差分对的定量分析(4)
4. 因△ID是△Vin的奇函数，故有：
ΔID(t)=αΔV 1 in(t)+αΔV 3 in (t)+αΔV 5 in (t)+......
gmR D VY = A VX VT = Vin 2
差动放大器4 # 19
差分对的小信号特性(3)
gmR D VX = A VX Vin1 = Vin1 2 gmR D VY = A VX VT = Vin1 2 (VX-VY ) |Vin1=∆Vin=-gmRD ∆Vin
(VX-VY ) |Vin2=-∆Vin=-gmRD ∆Vin
差动放大器4 # 18
差分对的小信号特性(2)
利用叠加定理 ,先考虑Vin1的 作用,再求VY
1 1 RT = = g m1 g m
VT=Vin RL1 求开路电压VT
这是CG放大器
利用小信号等 效电路,可求得:
g m1R L1R D1 利用CG放大器已有公式: VR L1 = Vin 1+ g m1R L1 g m2R D gmR D g m1R L1R D1 A VX = = VT = lim VR L1 = Vin = Vin 1+ g m2R T 2 R L1 →∞ 1+ g m1R L1
简 单 差 动 对
如何减小输入共模电平变化的影响呢?
差动放大器4 # 5
基本差动对
Vin1-Vin2 足够负, M1截止, M2导通 Vin1-Vin2 相差不 大时, M1 和 M2 均 导通
集成电路工艺第四章：离子注入
其中N为入射离子总数， 为第i 其中N为入射离子总数，RPi为第i个离子的投影射 程
离子投影射程的平均标准偏差△ 离子投影射程的平均标准偏差△RP为
其中N 其中N为入射离子总数 Rp 为平均投影射程 Rpi为第 Rpi为第i个离子的投影射程 为第i
离子注入浓度分布
LSS理论描述了注入离子在无定形靶中的浓度分布 LSS理论描述了注入离子在无定形靶中的浓度分布 为高斯分布其方程为
其中φ为注入剂量 其中 为注入剂量 χ为离样品表面的深度 为离样品表面的深度 Rp为平均投影射程 为平均投影射程 △Rp为投影射程的平均标准偏差 为投影射程的平均标准偏差
离子注入的浓度分布曲线
离子注入浓度分布的最大浓度Nmax 离子注入浓度分布的最大浓度Nmax
从上式可知，注入离子的剂量φ越大， 从上式可知，注入离子的剂量φ越大，浓度峰值越高 从浓度分布图看出， 从浓度分布图看出，最大浓度位置在样品内的平均投 影射程处
4.2 离子注入工艺原理
离子注入参数
注入剂量φ 注入剂量 注入剂量φ是样品表面单位面积注入的离子总数 是样品表面单位面积注入的离子总数。 注入剂量 是样品表面单位面积注入的离子总数。单 位：离子每平方厘米
其中I为束流，单位是库仑每秒（ 其中 为束流，单位是库仑每秒（安 培） t为注入时间，单位是秒 为注入时间， 为注入时间 q为电子电荷，等于 ×10－19库仑 为电子电荷， 为电子电荷 等于1.6× n为每个离子的电荷数 为每个离子的电荷数 A为注入面积，单位为 2 —束斑 为注入面积， 为注入面积 单位为cm
2267 475 866 198 673 126
4587 763 1654 353 1129 207
6736 955 2474 499 1553 286
数字集成电路设计 第四章导线.ppt
导线. 17
合肥工业大学应用物理系
接触电阻(contact resistance)
• 布线层之间的转接将给导线带来额外的电阻 – 尽可能地使信号线保持在同一层上并避免过多的接触或通孔 – 使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔 的最大尺寸)
• 典型接触电阻，RC, (最小尺寸) – 金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 – 通孔(金属至金属接触)为1 ~ 5
例4.1 金属导线电容
考虑一条布置在第一层铝上的10cm长，1m宽的铝线，计算总的电容值。
平面(平行板)电容： ( 0.1×106m2 )×30aF/m2 = 3pF
边缘电容：
2×( 0.1×106m )×40aF/m = 8pF
总电容：
11pF
现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离， 计算其耦合电容。
Capacitance-only
注意：这些附加的电路元件并不处在实际的单个点上，而是分布在导 线的整个长度上
导线. 6
合肥工业大学应用物理系
寄生简化
• 电感的影响可以忽略 – 如果导线的电阻很大(例如截面很小的长铝导线的情形) – 外加信号的上升和下降时间很慢
• 采用只含电容的模型 – 当导线很短，导线的截面很大时 – 当所采用的互连材料电阻率很低时
D2 C1R1 C2 R1 R2
r1
1 r2
2
Vin
c1
c2
ri-1 i-1 ri
i
ci-1
ci
rN
N VN
cN
Di C1R1 C2R1 R2 ... Ci R1 R2 ... Ri
集成电路CAD 第四章
第四章逻辑模拟§1.逻辑模拟原理•逻辑模拟是在计算机上建立数字电路模型并使该模型运行的一种过程，这里“运行”的意思是针对某一外加的输入序列激励，计算模型电路中随时间变化的各个响应的信号值。
逻辑模拟的主要用途①评价新的设计。
逻辑设计者首要的任务是检验逻辑的正确性，在满足逻辑功能的基础上,根据时间关系、信号传播特性或通过模拟获得有关电路的竞争、冒险和电路振荡条件的资料。
②分析故障。
用一个给定的测试序列分析可监测的故障，包括在规定的故障条件下的电路工作特性，以及对于给定的测试序列可获得怎样的故障分辨率等等。
冒险•对于单个逻辑信号，由于延迟的原因，组合电路可能产生瞬态错误或尖峰脉冲，称为冒险。
竞争•对于多路信号，在若干信号同时改变时会引起竞争。
在竞争的条件下，电路的动作取决于信号变化的实际次序。
逻辑模拟的分级•逻辑模拟可分为三级：“门”级；“功能”级和“寄存器”级。
•门级模拟与功能级模拟主要用于检查逻辑设计的正确性和故障分析；寄存器级模拟主要用于检查指令操作时间表。
门级模拟•门级模拟的基本部件包含与门、或门、非门、与非门及或非门等，门级模拟也包含一些触发器等基本寄存部件，是数字电路中最低一级的逻辑元件的模拟。
门级模拟一般在逻辑设计基本完成以后进行，主要目的是检查逻辑和时序的正确性。
功能级模拟•功能级模拟允许一些功能块作为模拟的基本部件，包括加法器、计数器、编译码器等，模拟的主要目的是检查逻辑的正确性。
功能级模拟要求功能部件内部的逻辑电路是详细的和准确无误的。
寄存器级模拟•寄存器级模拟不需要详细的逻辑细节，只要编译操作表或用寄存器传输语言描述即可进行模拟。
寄存器级模拟主要是检查所设计的各条指令的流程及其在相关寄存器中传输的情况。
所以寄存器级模拟主要用于检查指令操作表的正确性。
逻辑模拟系统可用精确性、有效性、通用性来评价①精确性指信号值与时间的关系必须严格对应于实际电路所呈现的关系；②有效性指模拟过程有效而成本低；③通用性指程序能够处理各种各样的逻辑电路。
射频集成电路设计-第4篇
射频集成电路设计
射频集成电路测试与调试
射频集成电路测试与调试
射频集成电路测试与调试概述
1.测试与调试在射频集成电路设计中的重要性。 2.射频集成电路测试与调试的基本流程和步骤。 3.测试与调试对提高射频集成电路性能的作用。
射频集成电路测试方法
1.在片测试：通过直接在芯片上进行测试，获取准确的性能参 数。 2.系统级测试：测试整个系统的性能，以评估射频集成电路在 实际应用中的表现。 3.自动化测试：利用自动化测试设备和方法，提高测试效率和 准确性。
医疗器械
1.射频集成电路在医疗器械中也有广泛的应用，如无线监护设 备、无线手术器械等。 2.关键技术包括低功耗设计、生物兼容性等，这些技术能够确 保医疗器械的可靠性和安全性。
1.低功耗设计是射频集成电路技术的重要发展方向，旨在提高 设备续航能力和用户体验。 2.采用低功耗设计技术，可以有效降低射频集成电路的功耗， 提高设备的工作效率和可靠性。
射频集成电路关键技术
▪ 射频集成电路关键技术：高性能滤波器设计
1.高性能滤波器是射频集成电路的重要组成部分，用于滤除无用的干扰信号，保证通信质量。 2.通过优化滤波器设计和制造工艺，可以提高滤波器的性能和稳定性，满足不断增长的通信需 求。
1.布局是将电路转换为实际芯片的关键步骤，需要根据电路设 计结果进行元件的布局和布线。 2.布局需要考虑电路的性能、可靠性、制造成本等因素，以实 现最优的布局方案。 3.常用的布局方法包括手动布局、自动布局等，设计师需要根 据实际情况选择合适的方法。
▪ 仿真
1.仿真是验证射频集成电路性能的重要手段，需要对电路进行 电气特性仿真、电磁场仿真等。 2.仿真结果需要满足系统指标要求，否则需要对电路进行修改 和优化。 3.常用的仿真软件包括HFSS、ADS等，设计师需要熟练掌握 这些工具的使用方法。
半导体集成电路第4章版图设计及举例
➢ 数字电路中： ➢ a一般取 0.16~0.40mA/um ➢ 模拟电路中： ➢ a一般取0.04~0.16mA/um ➢ LE-EFF通常取正对基区接触孔的发射极
边沿。
三、饱和压降
➢ 数字电路中，VOL即为输出管的饱和压降。 ➢ 饱和压降由两部分构成：
➢
Vces (VBE VCB ) (IC rcs IEres )
不需增加工序、简单易行。 ➢ 应用最广泛的是硼扩散电阻
RY
100 ~ 200 /Y
R
50 ~ 50K
VR
20%
R
VR
2000 ppm / O C
VT
➢ 此外还有磷扩散电阻，通常用于小阻值电阻
或作为第二层内部连线
一、硼扩散电阻：
1.常用图形：
➢ 胖 形 阻值小，精度要求高 10~102Ω
➢ 瘦 形 中等阻值
设计程序大体如下：
电路指标试验电路源自工艺设计元件指标布线方案
线路计算 机模拟
初步元件设计 寄生参数计算
定型电路 试制 工作版
版图 母版
生产
初缩 精缩 分步重复
4-1 版图设计的一般程序
版图设计的任务：按照电路参数的要求， 在给定的电路及工艺条件下，依据一定的规则， 设计出电路中每个元件的图形及尺寸，然后排 版、布线，完成整个版图。
➢ 两次掩膜对准容差△WMAT-2 ±5.5
下面来推导最小面积晶体管尺寸
1、WE孔 射极接触孔 取最小尺寸
2、DE-E孔 射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin
3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin
第四章集成电路版图设计和工具- 集成电路重点实验室
问题讨论：
（2）MOS管的规则
在多晶硅穿过有源区的地方，源和漏扩散区被多晶硅 区所掩蔽。因而，源、漏和沟道是自对准于栅极的。 重要的是，多晶硅必须完全穿过有源区，否则制成的 MOS管就会被源、漏之间的扩散通路所短路。为确保 这一条件得到满足，多晶硅必须超出扩散区边界，例 如该硅栅工艺中规则3.4中规定的1.5μm，这常常称 为“栅伸展”。同时，有源区也必须在多晶硅栅两边 扩 展，这样才能有扩散区存在，使载流子进入和流出沟 道，例如规则3.5规定的3.0μm就是保持源区和漏区 所必需的。
源漏离子注入
阴ห้องสมุดไป่ตู้区
S/D
D/S
（a）离子注入方向性（b）形成的不对称源漏结构 倾角引起的注入阴影
M1
1 2
M1
1 2
M2
R
R
R
R
R
R
M2
两
个
叉
（a）简单布局
指 的
差
1 2
M2
分 对
管
版
1 2
M1（b）同心布局
图
总之，与分立元件电路设计相比，集成电路设 计的一个显著特点在于：设计者能够充分利用 集成电路特点，通过改变晶体管等元器件的图 形结构和几何尺寸，设计出最合理的晶体管来 满足整体电路的要求。但这要求设计者在设计 版图前，首先要搞清楚电路中各个晶体管的作 用，再决定采用哪种图形的晶体管。设计时， 既要考虑工作电流、特征频率、最高振荡频率 以及噪声等电学参数，又要兼顾光刻精度、套 准精度等工艺水平，以及占用面积、电路成品 率等因素。
根据双极型晶体管的版图特点，其版图设计 的一般原则包括以下几个方面的内容： 1）划分隔离区（岛） 2）几何对称设计 3）热对称设计 4）图形尺寸选择
Verilog HDL数字集成电路设计原理与应用(第二版)(蔡觉平) (4)
本章通过数字电路中基本逻辑电路的Verilog HDL程序设计 进行讲述，要求读者掌握基本逻辑电路的可综合性设计，为 具有特定功能的复杂电路的设计打下基础。
组合电路的设计需要从以下几个方面考虑：首先，所 用的逻辑器件数目最少，器件的种类最少，且器件之间的连 线最简单，这样的电路称为“最小化”电路。其次，为了满 足速度要求，应使级数尽量少，以减少门电路的延迟；电路 的功耗应尽可能地小，工作时稳定可靠。
组合逻辑电路的描述方式有四种：真值表、逻辑代数、 结构描述、抽象描述。采用Verilog HDL进行组合逻辑电路 设计主要采用的就是这几种方式。下面结合具体的实例简单 介绍达四种描述方式。 20
6
例4.1-1 用Verilog HDL语言设计模256(8 bit)计数 器。
(a) 可综合程序描述方式： module counter (count,clk,reset); output count; input clk,reset; reg [7:0] count; reg out; always @(posedge clk) 7
wire [1:0] sum; reg OUT; assign sum=A+B+C; always @(sum)
if (sum>1) else
endmodule
OUT=1; OUT=0;
32
可以看到，以上4种Verilog HDL描述方式都可以对表决 电路进行设计。这里应该指出的是，Verilog HDL程序是对 逻辑电路功能的描述性设计，并非最终得到的电路。EDA综 合工具可以将Verilog HDL程序综合成物理电路形式，通过 电路优化，从而得到符合设计要求的最简化电路。采用 Synplify软件对上面4种方法中任一种方法设计的Verilog HDL程序进行综合(采用Altera公司的Stratix Ⅱ器件)，可 以得到相同的最简化电路，如图4.2-4所示。
集成电路版图设计基础第4章：标准单元技术
school of phye
basics of ic layout design
16
网格式布线系统要求的库设计规则 对齐输入输出：
• 输入A和输出Z不能随意放置。它们必须像所有的连线一样位于同 样的网格上。 • 保证标准单元的所有输入输出不仅在x网格上，还要在y网格上。 要保证自动布线软件在水平方向和垂直方向都能找到它们。 • 保证所有的库单元以及库单元内部的器件符合网格规则。
school of phye
basics of ic layout design
7
标准网格
- 网格式布线器
grid-based router
• techfile - PHYSICAL RULES • 最小间距minSpacing:各几何图形外边界之间的距离。
school of phye
basics of ic layout design
school of phye basics of ic layout design 11
标准网格
- 网格式布线器
grid-based router
• coarse grid example:
1 microns 2 microns
1 microns
1 microns
Minimum wire is 1 micron, minimum spacing is 1 micron, therefore, our two wires use 3 microns, and we have established center-to-center grid spacing of 2 microns for this process.
• 数字库:高度固定，宽度可变。(fixed height, variable width.) 大多数库都是这样的。 对于数字版图，特别是标准单元版图，是唯一可行的方式。 在模拟版图设计中也非常有用，甚至是全定制的AIC。
模拟cmos集成电路设计拉扎维第4章差分放大器ppt课件
16
差分放大器
优点
抗干扰能力强，高线性度等 和单端电路相比，差分电路规模加倍
与获得的性能提高相比，这个不算做缺点
西电微电子学院－董刚－模拟集成电路设计
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本讲
差分放大器简介 简单差分放大器 基本差分对放大器
大信号差分特性 大信号共模特性 小信号差分特性 小信号共模特性
MOS管做负载的基本差分对放大器 差分放大器的应用－Gilbert单元
西电微电子学院－董刚－模拟集成电路设计
12
本讲
差分放大器简介 简单差分放大器 基本差分对放大器
大信号差分特性 大信号共模特性 小信号差分特性 小信号共模特性
MOS管做负载的基本差分对放大器 差分放大器的应用－Gilbert单元
西电微电子学院－董刚－模拟集成电路设计
13
差分放大器简介
AIC中非常重要的电路模块 对两个信号的差值进行放大
(V X V )Y Vin 2引起的 = g m RDVin 2
西电微电子学院－董刚－模拟集成电路设计
36
小信号差分特性－用叠加法求全差分时的 差模增益
(VX V ) = Y Vin1引起的 gm RDVin1 (VX VY )Vin 2引起的 = gm RDVin2
(VX V ) = Y Vin1和Vin2共同引起的 gmRD (Vin1 Vin2 )
Rout
=
g
1 m+ g
mb
西电微电子学院－董刚－模拟集成电路设计
10
上一章
共栅级
Rin小，Rout大
Av = gm(1+ )RD
Rin = 1/[gm (1+ )]
Rin =
RD + rO
集成电路四个工艺流程
集成电路四个工艺流程英文回答：Process Flow of Integrated Circuits.The manufacturing process of integrated circuits (ICs) involves four main stages:1. Design and Layout:The initial stage encompasses designing the circuit schematic and creating a physical layout for the IC. This includes defining the electrical connections, transistor placements, and other circuit elements. The layout is optimized for size, performance, and manufacturability.2. Wafer Fabrication:This stage involves creating thin silicon wafers that serve as the base for the ICs. The wafers undergo a seriesof chemical and physical processes, such as deposition, etching, and doping, to form the desired circuit patterns.3. Packaging:After fabrication, the IC is assembled into a protective package. This involves attaching the IC to a lead frame, connecting it to external terminals, and encapsulating it in a protective material such as plastic or ceramic.4. Testing:The final stage ensures that the ICs meet the required specifications. They undergo electrical testing, environmental stress testing, and other quality control measures to identify any defects or nonconformities.中文回答：集成电路工艺流程。
集成电路设计
可测试性设计与设计的重用
随着超大规模集成电路的复杂程度不断提高，电路制造后的测试所需的时间和经济成本也不断增加。以往， 人们将绝大多数精力放在设计本身，而并不考虑之后的测试，因为那时的测试相对更为简单。近年来，测试本身 也逐渐成为一个庞大的课题。
比如，从电路外部控制某些内部信号使得它们呈现特定的逻辑值比较容易，而某些内部信号由于依赖大量其 它内部信号，从外部很难直接改变它们的数值。此外，内部信号的改变很多时候不能在主输出端观测（有时主输 出端的信号输出看似正确，其实内部状态是错误的，仅观测主输出端的输出不足以判断电路是否正常工作）。以 上两类问题，即可控制性和可观测性，是可测试性的两大组成部分。
随着集成电路的规模不断增大，其集成度已经达到深亚微米级（特征尺寸在130纳米以下），单个芯片集成 的晶体管已经接近十亿个。由于其极为复杂，集成电路设计相较简单电路设计常常需要计算机辅助的设计方法学 和技术手段。集成电路设计的研究范围涵盖了数字集成电路中数字逻辑的优化、表实现，寄存器传输级硬件描述 语言代码的书写，逻辑功能的验证、仿真和时序分析，电路在硬件中连线的分布，模拟集成电路中运算放大器、 电子滤波器等器件在芯片中的安置和混合信号的处理。相关的研究还包括硬件设计的电子设计自动化（EDA）、 计算机辅助设计（CAD）方法学等，是电机工程学和计算机工程的一个子集。
从抽象级别来说，数字集成电路设计可以是自顶向下的，即先定义了系统最高逻辑层次的功能模块，根据顶 层模块的需求来定义子模块，然后逐层继续分解；设计也可以是自底向上的，即先分别设计最具体的各个模块， 然后如同搭积木一般用这些最底层模块来实现上层模块，最终达到最高层次。在许多设计中，自顶向下、自底向 上的设计方法学是混合使用的，系统级设计人员对整体体系结构进行规划，并进行子模块的划分，而底层的电路 设计人员逐层向上设计、优化单独的模块。最后，两个方向的设计人员在中间某一抽象层次会合，完成整个设计。
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多晶圆代工( 多晶圆代工(MPW,multi project wafer) ) 降低费用,适于研发 降低费用,
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晶圆代工厂提供的文件
Spice仿真模型文件 仿真模型文件 drc 版图规则验证文件 lvs 原理图与版图对比验证文件 xRC寄生电阻电容参数提取规则文件 xRC寄生电阻电容参数提取规则文件
T: typical 库名:TT,SS,SF,FS,FF等等. S: slow 下午3时31分 F: fast junyu@
第一个字母描述NMOS; 第二个字母描述PMOS;
10
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Clean Room
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Size: wafer chip wire
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大连理工大学电子与信息工程学院
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第三章 工艺库文件
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Spice仿真模型文件(lib.eldo)
.LIB MOS * *************************************************************** * * * 1.2V NMOS DEVICES MODEL * * * *************************************************************** * .MODEL nmos.1 NMOS ( LMIN = '8.00E-07-dxl' +LMAX= 2.1E-05 WMIN= '1.0005E-05-dxw' WMAX= 0.000101 + LEVEL=53 TNOM = 25 VERSION = 3.2 +TOX = 'toxn' TOXM = 'toxn' XJ = 1.9E-07 …… Spice模型等级,与计算公式对应 模型等级, 模型等级 …… .ENDL MOS
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DRC结果 结果
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版图层次定义命令
// DRAWN LAYER DEFINITIONS //-----------------------LAYER DNWELLi 1 // DNWELL deep-nwell LAYER NWELLi 3 // NWELL nwell technology
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版图的DRC规则验证文件 规则验证文件 版图的 Design Rule Check
按工艺要求检查最小线宽,最小图形间距, 按工艺要求检查最小线宽,最小图形间距,最小接触孔 尺寸,栅和源漏区的最小交叠等. 尺寸,栅和源漏区的最小交叠等. 流片成功的保证! 流片成功的保证! 使用:版图设计完成后, 使用:版图设计完成后,检查版图设计是否满足设计要求 时调用,最后生成错误报告文件; 时调用,最后生成错误报告文件; 内容包含: 内容包含: 环境设置; 环境设置; 环境设置 版图层次定义; 版图层次定义; 版图层次定义 版图图形的识别; 版图图形的识别; 版图图形的识别 检查规则. 检查规则. 检查规则
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Spice仿真模型文件(lib.eldo)
没有对应的Spice等级时,可以直接描述计算公式: 等级时,可以直接描述计算公式: 没有对应的 等级时
与状态变化 无关的参数
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Spice仿真模型文件(lib.eldo)
其他器件的模型
.LIB TT_BIP *PNP 三极管模型 .LIB TT_BIP_NPN *NPN 三极管模型 .LIB DIO *二极管模型 .LIB TT_RES *电阻模型 .LIB CAP *电容模型
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Spice仿真模型文件(lib.eldo)
*************************************************************** * * * 1.2V NORMAL DEVICES LIB * * * *************************************************************** ***************** CORNER_LIB OF TYPICAL MODEL **************************** .LIB TT .param +toxn = 2.81E-09 cjn = 1.376E-3 cjswn = 2.06E-10 +cjswgn = 5.0462E-10 cgon = 3.85E-10 rshn = 6.6 +dvthn = 0 hdifn = 1.35E-07 dwvthn = 0 +toxp = 2.85E-09 cjp = 0.00136925 cjswp = 9.8E-11 +cjswgp = 4.53119E-10 cgop = 2.7988E-10 rshp = 7.2 +dvthp = 0 hdifp = 1.35E-07 dwvthp = 0 +dxl = 0 dxw = 0.0 .lib 'lib.eldo' MOS .ENDL TT
// ENVIRONMENT SETUP 分辨率: //-----------------分辨率:最小查图 步进量0.005um 步进量 PRECISION 1000 RESOLUTION 5 // layout grid is 0.005um
版图系统格式: 版图系统格式:GDSII
LAYOUT SYSTEM GDSII 指定版图所在路径 LAYOUT PATH "GDSFILENAME" 指定顶层单元名, 指定顶层单元名 LAYOUT PRIMARY "TOPCELLNAME" 即要检查的单元名 DRC RESULTS DATABASE "DRC_RES.db" DRC SUMMARY REPORT "DRC.rep"
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Hale Waihona Puke 余隽, 余隽, Tel: 84706184,junyu@ ,
描述了输入层名所对应的层号 LAYER 层名 层号
设计版图时,版图中用层号区别不同的层, 层号区别不同的层 设计版图时,版图中用层号区别不同的层, 换句话说,不同层名而同层号的是同一层. 换句话说,不同层名而同层号的是同一层. 的是同一层
.lib RES .param length=1u .param width=1u .subckt rppolys n1 n2 l=length w=width .param rsh= r_rppolys dw=-0.035u ptc1=2.88E-03 ptc2=4.47E-07 pvc1=1.93E04 pvc2=1.99E-03 pt='temper' .param tfac='1.0+ptc1*(pt-25.0)+ptc2*(pt-25.0)*(pt-25.0)' r1 n1 n2 value='rsh*l/(wdw)*(1+pvc1*abs(v(n2,n1))+pvc2*v(n2,n1)*v(n2,n1))*tfac' .ends rppolys
申请 晶圆 加工厂 集成电 路设计 公司
工艺文件 提交GDSII文件 文件 提交 申请流片
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Spice仿真模型文件(lib.eldo)
使用:原理图设计完成后,进行电路 仿真时调用; 使用:原理图设计完成后,进行电路spice仿真时调用; 仿真时调用 内容为各种器件模型: 内容为各种器件模型: 模型的名称; 模型的名称; 模型中的参数值; 模型中的参数值; 模型的计算公式. 模型的计算公式.
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环境设置
注释信息写在分号' 后 注释信息写在分号'//'后 面 #DEFINE … …
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精度: 精度:1000 单位: 单位:0.001um