集成电路设计方法--复习提纲
硅集成电路复习提纲(最终版)
集成电路工艺基础复习绪论1、Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。
2、特征尺寸：集成电路中半导体器件能够加工的最小尺寸。
3、提拉法（CZ法，切克劳斯基法）和区熔法制备硅片：答：区熔法制备的硅片质量更高，因为含氧量低。
目前8英寸以上的硅片，经常选择选择CZ法制备，因为晶圆直径大。
4、MOS器件中常使用什么晶面方向的硅片，双极型器件呢？答：MOS器件：<100> Si/SiO2界面态密度低；双极器件：<111>的原子密度大，生长速度快，成本低。
氧化1、sio2的特性二氧化硅对硅的粘附性好，化学性质比较稳定，绝缘性好2、sio2的结构，分为结晶形与不定形二氧化硅3、什么是桥键氧和非桥键氧连接两个Si-o四面体的氧称为桥键氧；只与一个硅连接的氧称为非桥键氧。
4、在无定形的sio2中，si、o那个运动能力强，为什么？氧的运动同硅相比更容易些；因为硅要运动就必须打破四个si-o键，但对氧来说，只需打破两个si-o键，对非桥键氧只需打破一个si-o键。
5、热氧化法生长sio2过程中，氧化生长的方向是什么？在热氧化法制备sio2的过程中，是氧或水汽等氧化剂穿过sio2层，到达si-sio2界面，与硅反应生成sio2，而不是硅向sio2外表面运动，在表面与氧化剂反应生成sio26、Sio2只与什么酸、碱发生反应？只与氢氟酸、强碱溶液发生反应7、杂质在sio2中的存在形式，分别给与描述解释，各自对sio2网络的影响能替代si-o四面体中心的硅，并能与氧形成网络的杂志，称为网络形成者；存在于sio2网络间隙中的杂志称为网络改变者。
8、水汽对sio2网络的影响水汽能以分子态形式进入sio2网络中，并能和桥键氧反应生成非桥键氢氧基，本反应减少了网络中桥键氧的数目，网络强度减弱和疏松，使杂志的扩散能力增强。
9、为什么选用sio2作为掩蔽的原因，是否可以作为任何杂质的掩蔽材料为什么？10、制备sio2有哪几种方法？热分解淀积法，溅射法，真空蒸发法，阳极氧化法，化学气相淀积法，热氧化法等。
集成电路复习提纲
集成电路复习要点
（2008-5-14）
友情说明：以下列出几个要点，请仔细研究。
有些内容是记忆性的，也有的内容是灵活性
的，希望对照教材认真复习。
1. MOS 管工作在饱和区的条件
2. NMOS 管工作在饱和区的电流表达式
3. MOS 管工作在饱和区的跨导表达式
4. 在设计反向器时，一般根据上升与下降的时间来确定MOS 管的宽长比。
()()P P N N P N N P down up
L W K K t t μμττ21
L W 21
===，通过这个式子，可以确定MOS 管的宽长。
5. MOS 管的域值电压将与衬底掺杂浓度的关系
6. 什么是沟道长度调制效应？采用何种方法可以降低这种效应？
7. 集成电路设计的一般流程：电路设计、仿真、版图设计、仿真、流片生产
8. P-阱工艺CMOS 的截面图
9. 设计一个CMOS 组合逻辑门，其功能为
()()D C B A F ++=.
解：解题思路：按照与或关系画出相应的电路，先画下面的NMOS ，与对应的是串联，或对应的是并联。
按照这种关系画出下面的NMOS ，然后再画出上面的PMOS 。
PMOS 的串并联关系与下面的NMOS 正好相反，下面是串上面就是并，下面是并上面就是串。
下面是电路图
① 画出逻辑图；
F
10. 两级CMOS 运算放大器的电路图（输入级采用PMOS 尾电流源）。
NMOS 尾电流源结构的两级运放也要求掌握！
第一级为差分输入级，从双端转为单端。
第二级是一个共漏的单级放大，其输出电压的摆幅为全摆幅。
超大规模集成电路设计考试复习提纲
超大规模集成电路设计秋季学期考试复习提纲第一章集成电路设计进展一、基本概念1．集成电路制造工艺发展水平的衡量指标。
2．集成电路制造工艺的特点。
3．集成电路的分类方式与设计需具备的四个要素。
4．集成电路设计方法的演变过程。
5．新型EDA工具的发展趋势。
二、论述与分析1．集成电路制造工艺的发展趋势。
2．集成电路产业结构经历的变革。
3．何谓全定制设计、半全定制设计和定制设计。
4．基于EDA工具，简述一般IC的设计步骤。
5．集成电路的基本设计方法。
第二章集成电路制造工艺一、基本概念1．常用的集成电路制造工艺。
2．集成电路生产制造基本流程。
3．版图的定义、组成。
4．CMOS数字集成电路的延迟组成。
二、论述与分析1．Bipolar、MOS/CMOS等集成电路制造工艺的各自特性。
2．CMOS反相器的门延迟。
3．连线延迟。
第三章集成电路设计描述与仿真一、基本概念1．在数字系统集成电路设计中，需要完成两方面任务。
2．描述方式和描述域。
3．集成电路硬件设计通常的分层。
4．集成电路设计验证及常用方法。
5．集成电路设计验证中的逻辑仿真。
二、论述与分析1．描述方式一般选择原则。
2．模拟（或称仿真）过程与形式验证。
3．仿真建模与仿真流程。
第四章集成电路设计综合一、基本概念1．设计综合定义与分类。
2．逻辑综合定义、步骤和输入信息。
3．CMOS数字集成电路总功耗的组成。
4．高功耗对集成电路的影响。
5．功率优化应在不同的设计层次上进行。
二、论述与分析1．逻辑综合的方法与策略。
2．CMOS静态功耗的成因与动态功耗的成因。
3．静态功耗与动态功耗的常用优化方法。
第五章集成电路测试与可测试性设计一、基本概念1．集成电路测试的基本定义与概念。
2．逻辑门层次的故障模型。
3．测试生成一般方法和算法生成的一般步骤。
4．集成电路可测试性设计的相关概念与设计方法种类。
二、论述与分析1．集成电路测试的基本思想与面临的挑战。
2．对于数字集成电路建立故障模型的基本要求。
半导体集成电路设计_复习大纲
复习大纲1-4章：1、双极集成电路工艺的隔离方法；2、隐埋层杂质的选择原则；3、外延层厚度包括哪几个部分，公式里的四项分别指什么？4、双极集成电路工艺中的七次光刻和四次扩散分别指什么？5、双极集成电路工艺中的双极晶体管的四层三结结构6、集成和分立的双极型晶体管结构上有何区别？7、基区扩散电阻的修正方式；8、扩散电阻最小条宽的确定原则；基区扩散电阻最小宽度受限的因素及其最小宽度？9、Al的方块电阻是0.05Ω/□，多晶硅的方块电阻是30Ω/□。
线宽是8μm，长度是10μm，试计算上述两种材料构成的电阻阻值10、SBD与普通二极管的相比，有哪些特点？11、集成电阻器和电容器的优缺点；12、集成NPN晶体管中的寄生电容13、横向PNP管的特点；14、横向PNP管的直流电流放大倍数小的原因；P31-3415、减小NPN晶体管中的集电极串联电阻r CS的方法；16、衬底PNP的特点；17、集成二极管中最常用的是哪两种，具体什么特点？18、SCT的工作特点？19、MOS集成电路工艺中提高场开启电压的方法？P4620、沟道长度调制效应21、器件的亚阈值特性22、四管单元→五管单元→六管单元是演变的？23、六管单元TTL与非门电路与五管单元相比，有哪些优点？若将它改造成STTL电路，哪些晶体管要加肖特基势垒二极管？7-10章、12、13、17章：1.CMOS静态反相器的主要类型？2.CMOS反相器设计采用两种准则：对称波形设计准则；准对称波形准则。
3.自举反相器电路，自举反相器的工作原理4.饱和E/E自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负载管为耗尽型MOSFET，其栅源短接。
5.有比反相器和无比反相器6.在CMOS电路中，负载电容C L的充电和放电时间限制了门的开关速度。
分析CMOS反相器中负载电容C L7.什么是导电因子，其值是多少？8.CMOS反相器三个工作区之间的关系9.CMOS反相器的上升和下降时间，如何使其基本相等？10.CMOS反相器功耗的组成？CMOS反相器的动态功耗为：输出端负载电容充放电功耗；消耗的平均功率跟电路中的电容充放电所需能量成正比，和开关频率成正比，和电源电压的平方成正比11.噪声容限是指与输入输出特性密切相关的参数.通常用低噪声容限和高噪声容限来确定12.器件尺寸可以减小寄生电容和沟道长度，从而改善电路的性能和集成度。
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
《射频集成电路设计》复习提纲
复 习 提 纲第一章 引言1.通信系统的一般模型。
2.模拟通信系统模型。
3.为什么需要调制？（调制的原因）4.什么是模拟通信和数字通信系统？5.数字通信系统模型。
6.RF IC 所涉及的相关学科和技术有哪些？7.RF IC 设计应具备的知识面有哪些？8.RF IC 的设计流程图。
第二章 射频与微波基础知识1.什么是传输线？2.有关名词解释（见上）3.真空中电磁波速度、波长与频率之间的关系式。
4.典型传输线有哪些？5.无损耗传输线模型。
6.在无反射波情况下，传输线上任一点的输入阻抗。
7.无限长传输线特征阻抗是多少？8.反射系数的定义及表达式。
9.如何灵活地求S Z 、IN Z 、OUT Z 、L Z 以及S Γ、IN Γ、OUT Γ、L Γ。
10.在Smith 圆图上观察，对于串、并联LC 时的Z 沿电阻圆、电导圆的变化规律。
11.二端口网络模型，P122 12.S 参数模型，S 参数物理意义。
13.连接输入输出匹配网络的二端口网络，写出S Γ、IN Γ、OUT Γ、L Γ，用阻抗表示。
14.四种不同功率的定义，P27. 15.三种功率增益的定义。
16.Γ与Z 的关系以及Z 与Γ的关系。
17.Smith 圆图的识别。
18.串并联支路的阻抗匹配，P35.19.波长与传输线阻抗的关系（是否可阻抗变换）。
20.L 形匹配网络（P39-48的例题） 21.习题。
第三章 无源元件1.趋肤效应2.趋肤深度3.趋肤深度与趋肤效应的关系4.电阻分类、等效电路、阻抗绝对值与频率的关系5.电容、等效电路、阻抗绝对值与频率的关系6.电感、等效电路、阻抗绝对值与频率的关系 7、作业题第四章噪声及有源器件1.噪声模型2.噪声分类及定义3.相关名词解释（见上）4.长沟道MOS管噪声模型5.沟道噪声包括哪些？6.噪声带宽定义7.按比例缩小的恒电场规则8.按比例缩小对模拟电路的影响9.晶体管等效输入噪声源10.双极型晶体管的等效噪声模型以及求2v、2n i的方法n11.MOSFET等效输入噪声模型，并用等效电路来解释2v、2n i的n计算方法。
模拟CMOS集成电路设计复习提纲
物理验证与DRC/LVS检查
01
02
03
物理验证
检查版图是否符合工艺要 求，确保可制造性。
DRC检查
进行设计规则检查，确保 版图满足工艺要求。
LVS检查
进行电路原理图与版图一 致性检查，确保两者匹配。
03
CMOS集成电路的模拟技 术
SPICE模拟器简介
1
SPICE（Simulation Program with Integrated Circuit Emphasis）：一种用于模拟和分析集成 电路性能的软件工具。
新工艺
新型工艺技术如纳米压印、电子束光刻等不断涌现，这些新工艺能够制造更小尺寸的集成电路，提高集成度并降 低制造成本。
集成电路的可扩展性挑战
制程节点
随着集成电路制程节点不断缩小，制 程技术面临物理极限的挑战，如量子 隧穿效应、漏电等问题，需要探索新 的物理机制和制程技术。
异构集成
为了实现更高效能、更低功耗的集成 电路，需要将不同材料、不同工艺的 芯片集成在一起，形成异构集成技术， 这需要解决不同芯片之间的互连、兼 容等问题。
功耗优化
总结词
功耗优化旨在降低CMOS集成电路的功 耗，以提高芯片的能效和延长电池寿命 。
VS
详细描述
功耗优化主要通过降低晶体管导通电阻、 减小时钟信号功耗和优化电路结构来实现 。例如，采用低阻抗材料和工艺技术来降 低导通电阻，采用时钟门控技术来减小时 钟信号功耗，优化电路逻辑和结构等。这 些措施有助于降低功耗，提高能效，延长 电池寿命。
和规范，如元件选择、布线规则、版图设计等。
设计实践
02
结合具体的设计案例，分析可靠性设计的实际应用和效果，总
结经过实验和仿真等方法，对设计的可靠性进行验证和评估，确
集成电路CAD复习提纲(ending)
I DS
KP
W
2 L0 2LD
V
GS
V T H 1 λV DS
2
25.模型参数提取技术 电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型 参数是电路分析的重要工作。 26.模型参数提取方法 （1）用仪器直接测量 （网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性） （2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数 ） （3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法 适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计 设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。 特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法 适用范围：要求成本低、周期短、生产批量比较小的芯片设计 设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用 于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工 序。
电子科技大学中山学院—2— 厚德 博学 求是 创新
《超大规模集成电路设计方法学导论》 授课/张华斌 提纲/王嘉达
教材/杨之廉 申明 授课/张华斌 考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%
1_1_集成电路设计复习提纲+答案
1. Please give out the general overview of the VLSI design hierarchy.1.请提供VLSI设计层次结构的一般概述。
图1.2书P22. Please give out the general VLSI design flow.2. 请给出一般的VLSI设计流程。
图1.3 p4书3. Consider the 2-input XOR function a b⊕. 2.6(a) Design an XOR gate using a 4:1 MUX.(b) Modify the circuit in (a) to produce a 2-input XNOR.(c) A full adder accepts inputs a, b, and c and calculates the sum bit ⊕⊕.Use your MUX-based gates to design a circuit with this a b coutput.4. An AOAI logic gate is described by the schematic in Figure 1. 2.12(a) Construct the nFET array using the logic diagram.(b) Apply bubble pushing to obtain the pFET logic. Use the diagram to construct the pFET array using the pFET rules.Figure 15. Use equations 1,()()n n n ox n G Tn WR C V V Lβμβ==-, for n R to find theunits of the electron mobility n μ. Then suppose that n μ=500 cm 2/V-sec and ()(3.30.7)G Tn V V V -=- is known.(a) Find the nFET resistance if W =10 μm, L =0.5 μm, and t o x =10 nm. (b) Find n R if the channel width is increased to a value of W =22 μm while the channel length remains the same. 3.116. Please calculate the midpoint voltage in VTC of NAND2.7.4?Figure 2 NAND2 logic circuit7. Consider a complex CMOS logic gate that implements the function:F a b c d e =⋅+⋅⋅. (a) Design the logic circuit. (b) An inverter with n p ββ=is used as a sizing reference. Find the device sizes in the gate if we choose to equalize the nFET and pFET resistances.7.118. Consider a process that has an oxide thickness of t o x=9.5 nm. The particle mobilities are given as μn=540 and 220 cm2/V-sec. An nFET and a pFET are made, both with W=12 μm, L=0.35 μm. Both have gate voltages of V G=3.3 V, while the threshold voltages are V Tn=0.65V and V Tp=-0.74 V. (a) Find the values of R n and R p for the two transistors.(b) Suppose that we want to keep the nFET the same size, but increase the width of the pFET to the point where R p=0.8 R n. Find the required width of the pFET.3.139. Consider the logic cascade shown in Figure 3. Use Logical Effort to find the relative size of each stage needed to minimize delay through the chain. Assume symmetric gates with r=2.5.8.8Figure 310. Please calculate the midpoint voltage in VTC of NOR2.Figure 4 NOR2 circuit11. P lease give out the output function and the CMOS circuit design of Figure 5.书p263 多米诺逻辑Figure 5F=a·b·c12. The logic chain in Figure 6 is constructed in a process with r=2.5. Determine the optimum sizing for each stage for the “highlighted” path indicated using the technique of Logical Effort. 8.9Figure 613. Write a Verilog description of the NAND latch in Figure 7. Includea time delay of 2 units for each NAND gate.10.3Figure 714. Construct the Verilog module for the logic network shown in Figure 8. Assume that the NOT gates have a time delay of 1 unit, while the AND2 gates have a delay of 2 units.10.4Figure 8。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
集成电路设计基础复习要点
集成电路设计基础复习要点第一章集成电路设计概述1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？3、什么是晶圆？晶圆的材料是什么？4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶圆尺寸是多少？5、摩尔是哪个公司的创始人？什么是摩尔定律？6、什么是SoC？英文全拼是什么？7、说出Foundry、Fabless和Chipless的中文含义。
8、什么是集成电路的一体化(IDM)实现模式？9、什么是集成电路的无生产线(Fabless)设计模式？10、目前集成电路技术发展的一个重要特征是什么？11、一个工艺设计文件(PDK)包含哪些内容？12、什么叫“流片”？13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？14、集成电路设计需要哪些知识范围？15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是什么？每个对应产品芯片上大约有多少晶体管数目？17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有哪些？18、境外主要代工厂家和主导工艺有哪些？第二章集成电路材料、结构与理论1、电子系统特别是微电子系统应用的材料有哪些？2、常用的半导体材料有哪些？3、半导体材料得到广泛应用的原因是什么？4、为什么市场上90%的IC产品都是基于Si工艺的？5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多少？7、GaAs集成电路主要有几种有源器件？8、为什么说InP适合做发光器件和OEIC？9、IC系统中常用的几种绝缘材料是什么？10、什么是欧姆接触和肖特基接触？11、多晶硅有什么特点？12、什么是材料系统？13、什么是半导体材料系统？14、异质半导体材料的主要应用有哪些？15、晶体和非晶体的区别是什么？16、本征半导体有何特点？17、什么是扩散运动？什么是漂移运动？18、PN结的主要特点是什么？19、双极型三极管三个区有什么不同？20、简述双极型三极管发射结，集电结在不同偏置时的工作状态。
《集成电路原理与设计》重点内容总结教学提纲
集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。
集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。
等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。
b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。
c. 改变电源电压标准，使用不方便。
阈值电压降低，增加了泄漏功耗。
2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。
b. 集成度提高忆倍，速度提高K2倍。
c. 功耗增大K倍。
内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。
3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（ 1< <K）倍，而电源电压则只变为原来的/K 倍。
是CV和CE的折中。
需要高性能取接近于K,需要低功耗取接近于1。
写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
模拟CMOS集成电路设计复习提纲
增益的计算
Av0 gm2 gm4ro4ro2 || gm6ro6ro8
小信号带宽
• 小信号带宽通常定义为单位增益频率fu • 3dB频率f3dB与fu的示意如下（均为对数坐标）
GBW与小信号建立时间(1)
设放大器的低频增益A0 ,带宽BW fd. 则增益带宽积GBW A0fd 若该放大器为单极点系统
反馈的特性1：降低增益灵敏度
ACL
Y X
A
1 A
1
A 1 A
1
(if A 1)
dACL dA
1
1 A 2
dACL 1 dA
ACL 1 A A
反馈的特性3： 扩展带宽
Giv
en
A
1
A0 s
0
A0
1 s
A0
ACL
A
1 A
1
1
0 A0
电流-电压反馈的特性
• 输入端串联，
– 输入电阻增大
• 输出端串联，
– 输出电阻增大
Rin,cl (1 Gm RF )Rin Rout,cl (1 Gm RF )Rout Iout Gm Vin 1 Gm RF
电压-电流反馈
Vout
R0
Iin 1 R0 GmF
• 前馈网络R0：I-V；反馈网络gmF：V-I • 信号检测：前馈网络的输出，电压信号，并联 • 信号返回：前馈网络的输入，电流信号，并联 • 也称并联-并联反馈 • R0：前馈网络增益，电阻的量纲 • GmF：反馈网络增益，导纳的量纲 • R0×GmF ：无量纲
共栅管的输出电阻
参考源极负反馈电阻的共源级
数字集成电路设计复习提纲
数字集成电路设计复习提纲(1-7章)2021-121. 数字集成电路的本钱包括哪几局部？●NRE (non-recurrent engineering) costs固定本钱●design time and effort, mask generation●one-time cost factor●Recurrent costs重复性费用或可变本钱●silicon processing, packaging, test●proportional to volume●proportional to chip area2. 数字门的传播延时是如何定义的？一个门的传播延时tp定义了它对输入端信号变化的响应有多快。
3. 集成电路的设计规则(design rule)有什么作用？❑Interface between designer and process engineer❑Guidelines for constructing process masks❑Unit dimension: Minimum line width▪scalable design rules: lambda parameter (可伸缩设计规则，其缺乏:只能在有限的尺寸范围内进展。
)▪absolute dimensions (micron rules,用绝对尺寸来表示。
)4. 什么是MOS晶体管的体效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式〔考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应〕注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Out InV DDPMOSNMOS8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
集成电路设计基础复习提纲.doc
集成电路设计基础复习提纲—EDA常用unix命令Ls:显示当前目录下的文件和路径Pwd:显示当前文件的绝对路径.cd :进入指定目录more显示文件内容cp;复制rm;删除mkdir;仓腱目录vi;创建或修改一个文件tar;打包文件zip ;压缩文件unzip ;解压文件ftp :传送文件二基本概念1版图设计CIW :命令解释窗口Library 库‘Reference Library,相关库Library Path ,库路径Cell单元View，视图Techfiler.tf,工艺文件cds.lib,库管理文件techfile.cds , ASCII 文件LSW ,涂层选择窗口display.drf ,图层显示文件LayerPurpose Pair;涂层用途配对,Cellview Attributes and Properties ;单元视图属性,Instance ,单元2 DIVA验正DRC,（设计规则检查）EXTRACT （提取）ERC（电路规则检查）LVS,（版图和电路图比较）Hierarchy （层次化），Flatten（平面化），Derived Layer （导出层），Original Layer （原始层）,Soft-Connect （软连接）,Recognition Layer （识别层），MatchType （匹配）,permute （交换），prune （删除）,三DIVA验正命令及操作1 DIVA程序结构Dre:图层工艺命令用限制块去包含或排除特定的命令群组改全局变量drc/extract dre命令去检测EXT程序结构预先设定提取设备的声明定义设备识别层定义终端名定义软连接如需定义连接声明完成声明输出2图层处理：geomNot, geomCat , GeomAnd, geomOr, geomAndNot, GeomXor, geomOutside, geomlnside, GeomButting, geomCoincident,geomEnclose ,geomOverlap, geomSize, geomStretch, saveDerived, copyGraphics, geomErase ,GeomXor这个命令输出两层或多层之间非公有的部分,geomNot（输出输入层的反），geomCat使所有的输入层连续。
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集成电路设计方法--复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。
时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。
40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 ——2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络：优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。
缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。
2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。
缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。
3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。
缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。
总线的传输机制？1. 早期：脉冲式机制和握手式机制。
脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。
握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。
这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。
2. 随着CPU频率的提高，总线引入了wait的概念如果slave能在t时间内返回数据，那么这时候不能把wait信号拉高，如果slave不能在t时间内返回数据，那么必须在t时间内将wait信号拉高，直到slave将可以返回数据为止。
3. 各种类型的外设越来越多，提高CPU处理效率，引入ready概念外设ready好了master再访问，没有ready好master 就可以干其他事情去了。
45.什么叫DMA？直接存储器访问是计算机科学中的一种内存访问技术。
它允许某些电脑内部的硬件子系统，可以独立地直接读写系统存储器，而不需绕道中央处理器。
DMA模式不过分依赖CPU，可以大大节省系统资源。
--- CPU让出所要求外设控制权，DMA控制器控制 --- DMA操作完成后再将外设的控制权交还给CPU大多用于外设对内存或者其他存储设备进行大数据量的读写操作. 46.常见总线有哪几种？进行比较分类及架构米利机和摩尔机，米利机的下一状态和输出取决于当前状态和当前输入；摩尔机的下一状态取决于当前状态和当前输入，但其输出仅取决于当前状态。
这两类有限状态机的下一状态和输出都是组合逻辑电路形成的。
48.什么叫Binary Code(二进制码)？什么叫One-Hot(独热码)？什么叫Gray Code(格雷码)？ 1. Binary code : 顺序编码方式，如00 01 10 112. One-hot : 用一位代表一个状态，如1000 0100 0010 00013. Gray Code : 状态转换只改变一位，如 0001 11 10 中的DFM设计流程？50．全定制数字IC和全定制模拟电路IC设计，两者有什么异同点？51.什么是棍图？什么叫欧拉路径？高性能版图设计要注意些什么？棍图是一种可以表示版图拓扑结构的符号化简图，它是一种介于电路图和版图之间的设计抽象。
路径图的欧拉路径定义为能到达图中所有节点并且每条边都只访问一次的一条路径。
尽可能使版图最小。
尽可能减小寄生电容和寄生电阻, 尽可能减少串扰、电荷分享。
52.基于FPGA的IC设计中的综合、布局、布线、与IC 芯片的综合、布局、布线、有什么异同点？FPGA的综合、布局、布线是不用关心具体工艺的，因为FPGA板子的硬件是固定的 53.什么叫寄存器堆？寄存器堆是CPU 中多个寄存器组成的阵列，通常快速的静态随机读写存储器实现。
这种RAM具有专门的读端口和写端口，可以多路兵法访问不同的存储器。
寄存器堆是指令集架构的一部分，程序可以访问，这与透明的CPU高速缓存不同。
54.列举各种HDL语言？简述他们的特色。
VHDL比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力和模拟设计的描述能力。
目前的看法是，对于特大型的系统级数字电路设计，VHDL是较为合适的。
Verilog HDLVerilog HDL是在C语言的基础上发展起来的，故Verilog HDL的底层综合做得非常好。
System CSystem C是Synopsys公司和CoWare公司积极响应目前各方对系统级设计语言的需求而合作开发的。
SystemC提供了软件、硬件和系统模块。
用户可以在不同的层次上自选择，建立自己的系统模型，进行仿真、优化、验证、综合等等。
SystemVerilogSystemVerilog是业界新兴的工程语言：硬件描述和验证语言；这个统一的语言使得工程师可以建模大型复杂的设计并且验证这些设计的功能是否正确。
55.良好的RTL级设计习惯通常指哪些？编程前绘制结构框图清晰的设计层次良好的代码风格分开组合逻辑和时序逻辑条件语句包含所有的可能性用最常出现的状态对该模块初始化尽可能利用高层次的行为级描述尽量减少for语句的使用各模块门数不能相差太大注意各模块的完整性低功耗设计复位策略选择中，target_library/link_library/symbol_library 分别指什么含义？target_library：目标工艺库，是指讲RTL级的HDL描述到门级时所需的标准单元综合库，包含了物理信息的单元模型。
link_library：链接库，可以是同target_library一样的单元库，或者是已综合到门级的底层模块设计。
作用：在下而上的综合过程中，上一层的设计调用底层以综合模块时，将从link_library中汛早并链接起来。
symbol_library：DC在创建电路时，用于标识器件，单元的符号库57.你写过DC脚件么？它一般包括哪些内容？写过，一般包含定义路径，读取文件，设计环境定义，设计规则约束和优化约束等与ICC 各自的优缺点？ASTRO在以上工艺比较成熟，gui相对容易上手ICC更新，功能更加强大，也是现在最为流行的布局布线工具59.如何进行数模混合集成电路的仿真？第一种方式：将数字信号简化为简单模拟信号，与模拟信号一同在模拟信号仿真器中仿真。
第二种方式：用模拟仿真器仿真模拟信号，数字仿真器仿真数字信号，同时能够进行模拟信号向数字信号，数字信号向模拟信号的转换，连接两种仿真器。
60.数字I/O和模拟I/O有什么异同点？数字I/O抗干扰性好些，数字是用0和1，噪声容限大，模拟采用点到点的传送，容易受干扰，但是传输速度快61.列举基本的数字I/O标准的协议单端协议：TTL、CMOS、LVTTL、LVCMOS、PCI等伪差分协议：HSTL、SSTL等差分协议：LVDS、SSTL、ECL、PECL等62.什么叫LVDS协议LVDS是1994年美国国家半导体公司提出的一种信号传输模式，是一种电平标准，广泛应用于液晶屏接口和中距离传输的一类高速串行或平行接口器件。
LVDS用于低压差分信号点到点的传输，是一种低摆幅通用I/O标准，它速度快，噪声、功耗和成本很低。
PAD ESD 保护电路是什么？ ESD模型有哪些ESD是Electro-Static Discharge的缩写，静电放电，ESD电流直接通过电路会对电路造成损害，同时会产生电磁场、存在电容耦合，会干扰电路。
ESD保护电路的目的是为了避免工作电路成为ESD的放电通路，从而避免工作电路遭到损害ESD模型：人体模型HBM、机器模型MM 、带电器件模型CDM64.易失性存储其有哪些？非意识性存储器有哪些？易失性存储器：SRAM、DRAM非易失性存储器： Flash、RRAM、PRAM、FeRAM、MRAM65. 传统基于总线的SOC芯片设计中面临哪些瓶颈问题？66.基于NOC的SoC芯片的主要优点是什么？主要缺点是什么？物理限制决定了在长距离上的通信速度与可靠性，解决方法是将片上互联线当做通信问题，将其抽象成通信通道，在通道上进行高质量传送。
数据包注入到布线，开关，路的整个网络中，网络动态决定如何及时使用这些数据包，对于器件尺寸和片上距离较大有一定作用。
1. 什么叫IC 的集成度？目前先进的IC规模有多大？集成度就是一块集成电路芯片中包含晶体管的数目，或者等效逻辑门数 20XX年5月 71亿晶体管的NVIDIA的GPU 28nm 2. 什么叫特征尺寸？特征尺寸通常是指是一条工艺线中能加工的最小尺寸，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构里第一层金属的金属间距的一半。
3. 目前主流的硅圆片直径是多少？12英寸4. 什么叫NRE(non-recurring engineering)成本支付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发人力成本、硬件设施成本、CAD 工具成本以及掩膜、封装工具、测试装置的成本，产量小，费用就高。
5. 什么叫recurring costs？重复性成本，每一块芯片都要付出的成本，包括流片费、封装费、测试费。
也称可变成本，指直接用于制造产品的费用，因此与产品的产量成正比。
包括：产品所用部件的成本、组装费用以及测试费用。
6. 什么叫有比电路？靠两个导通管的宽长比不同，从而呈现的电阻不同来决定输出电压，它是两个管子分压的结果，电压摆幅管子的尺寸决定。
7. IC制造工艺有哪几种？双极型模拟集成电路工艺、CMOS工艺、BiCMOS工艺 8. 什么叫摩尔定律？摩尔定律面临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数目，约每隔24个月便会增加一倍，性能也将提升一倍；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。
面临面积、速度和功耗的挑战。
9. 什么叫后摩尔定律？后摩尔定律下IC设计面临哪些挑战？解决方案？多重技术创新应用向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和非硅基等技术相结合，以提供完整的解决方案来应对和满足层出不穷的新市场发展。