第四章VerilogHDL设计初步.

4.2.5 含异步清0的锁存器及其Verilog描述
4.2.6 Verilog的时钟过程描述注意点
4.2.6 Verilog的时钟过程描述注意点
4.2.7 异步时序电路
4.2.7 异步时序电路
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.1 4位二进制加法计数器及其Verilog描述
4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制 端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B； S2=0时：Y=C；S3=0时：Y=D。
习
题
4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进 制加法计数器。图4-27 含2选1多路选择器的模块
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
2. 全加器顶层文件设计
2. 全加器顶层文件设计
Verilog中元件例化语句的结构比较简单，一般格式如下：
2．过程赋值语句 （1）阻塞式赋值。 （2）非阻塞式赋值。 3．数据表示方式 “=”
4.1.4 4选1多路选择器及其Verilog HDL描述4
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
1. 半加器描述
4.1.5 简单加法器及其Verilog HDL描述
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述
4.2.4 含同步清0结构的D触发器及其Verilog描述
4.2.4 含同步清0结构的D触发器及其Verilog描述
4.2.5 含异步清0的锁存器及其Verilog描述
4-3 阻塞赋值和非阻塞赋值有何区别？
4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合 结果？
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4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这 两种方式。
4-6 图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。
4.1.2 4选1多路选择器及其Verilog HDL描述2 1．按位逻辑操作符
A=1’b0; B=1’b1; C[3:0]=4’b1100; D[3:0]=4’b1011; E[5:0]=6’b010110;
4.1.2 4选1多路选择器及其Verilog HDL描述2 2．等式操作符 A=4’b1011; B=4’b0010; C=4’b0z10; D=4’b0z10;
5．注释符号
4.1.3 4选1多路选择器及其Verilog HDL描述3
4.1.3 4选1多路选择器及其Verilog HDL描述3 1．if_else条件语句
if (S) Y = A; else Y = B;
if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end
4-10 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这 用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比 或小数分频率的分频电路的设计就不是很简单了。 试对习题4-9的设计稍作修改，将其进位输出COUT与异步加载控制 LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个 16位可控的分频器，给出其Verilog表述，并说明工作原理。设输入频率 fi=4MHz，输出频率fo=516.5±1Hz（允许误差±0.1Hz）， 16位加载数值=？。
Verilog HDL 设计初步
组合电路
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.1 4选1多路选择器及其Verilog HDL描述1
4.1.2 4选1多路选择器及其Verilog HDL描述2
4.3.1 4位二进制加法计数器及其Verilog描述
4.3.2 功能更全面的计数器设计
4.3.2 功能更全面的计数器设计
4.3.2 功能更全面的计数器设计
习
题
4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？
4.1.2 4选1多路选择器及其Verilog HDL描述2 3．assign连续赋值语句 assign 目标变量名 = 驱动表达式; assign DOUT = a & b; assign DOUT = a & b | c ; assign DOUT = e & f | d ;
4.1.2 4选1多路选择器及其Verilog HDL描述2 4．wire定义网线型变量 wire 变量名1，变量名2，. . . ; wire [msb:lsb] 变量名1，变量名2，. . . ; wire [7:0] a ； wire Y = tmp1 ^ tmp2; wire tmp1,tmp2; assign Y = tmp1 ^ tmp2;
<模块元件名>: <例化元件名> （ .例化元件端口（例化元件外接端口名）,...）;
3. 8位加法器描述
3. 8位加法器描述
时序电路
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.1 边沿触发型D触发器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
4.2.2 电平触发型锁存器及其Verilog描述
习
题
4-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber 是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-28设计1位全减器。 （3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来 完成此项设计。