2010年数字逻辑课程设计报

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抢答器实验报告

内蒙古师范大学计算机与信息工程学院《数字逻辑》综合课程设计报告智力竞赛抢答器逻辑电路设计计算机与信息工程学院10级师范汉班XXX2010110 XXX指导教师XXX讲师摘要现今，形式多样、功能完备的抢答器已广泛应用于电视台、商业机构、学校、企事业单位及社会团体组织中，它为各种知识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。

设计一个四路抢答器主要包括控制电路、译码电路、报警电路、显示电路部分，抢答器同时供4名选手或4个代表队比赛。

主持人可以通过清除开关和控制开关控制系统的清零和抢答的开始。

关键词门电路触发器1设计任务及主要技术指标和要求1.1设计一个可以容纳4名选手或4个代表队比赛的抢答器。

1.2设置一个系统清除和抢答控制开关S，该开关由主持人控制。

1.3抢答器具有锁存与显示功能。

即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。

2引言接通电源后，主持人的开关处于“0”位置时，抢答器处于禁止状态，选手编号的LED灯不亮，七段数码管显示为“0”。

当主持人把开关拨到“1”位置、清除开关拨到“0”位置后，抢答器进入工作状态，选手们进行抢答。

当其中一个选手按下抢答按钮后，其他选手再按按钮无效，报警器发出声响表示进入回答问题状态，选手编号的LED灯亮，七段数码管显示出抢答成功的选手的编号。

3工作原理电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

特征方程Q n+1=D。

4电路组成部分图4-1 抢答器实现规划图4.1 控制电路控制电路包括4个D触发器（74LS74）以及一些组合门电路实现数据的锁存（最关键的是“反馈”部分），使得首先抢答的选手Q = 1，其余为0，并且其他选手再抢答也不起作用。

数字逻辑设计及应用实验综合课程设计

课程设计说明书学生信息系别计算机工程系专业计算机科学与技术班级计科B 姓名学号课程设计信息课程名称数字逻辑设计及应用实验综合课程设计课程设计题目数字时钟课程设计时间2011/6/24小组情况指导教师批改情况成绩评阅教师批改时间年月日2010－2011学年第2 学期目录1.课程设计内容 (3)2.课程设计目的 (3)3.背景知识 (3)4.工具/准备工作 (3)5.设计步骤与方法 (3)5.1.步骤1：分频 (3)5.2.步骤2：计时电路 (4)5.2.1．计秒 (4)5.2.2．计分 (5)5.2.3.计时 (6)5.3.步骤3：译码显示电路 (7)6.设计结果及分析 (8)7.设计结论 (8)8.问题及心得体会 (8)9.对本设计过程及方法、手段的改进建议 (8)10.参考文献 (8)数字时钟1. 课程设计内容运用学过的数字电路中组合逻辑电路与时序逻辑电路知识，通过QuartusⅡ7.2软件在FPGA中模拟实现数字时钟。

灵活应用元件的功能，如用译码器、数据选择器、计数器实现动态显示。

2. 课程设计目的设计一个数字时钟，能准确显示时、分、秒，并能正确地进位，实现60进制与24进制，数字钟起始的时间为00小时00分00秒，最大计时显示23小时59分59秒，完成一天二十四小时的计时。

3. 背景知识脉冲发生电路将实验提供的频率要需求进行分频；计时电路负责计数，是整个电路的基础；译码显示电路则将计数电路的结果经译码后显示在数码管上。

4. 工具/准备工作一块系统频率为24.576MHz的电路实验板以及QuartusⅡ7.2软件、实验电路板引脚表。

5. 设计步骤与方法5.1. 步骤1：分频实验提供的系统频率为24.576MHz，而我们所需的计数器的计数频率为1Hz。

系统频率可通过1片8count,1片4count,3片模为10的74160以及1片经过修改后所得的6进制74163分频后正好得到1Hz的时钟频率,并从8count的QE,QF,QG中的分频标号为A、B、C，为下面显示模块的频率做准备。

数字逻辑课程设计报告2

第10页目录2六．实验目的———————————————————————11 七．计数器（方法及步骤）—————————————————12 八．译码器（方法及步骤）—————————————————14 九．接连—————————————————————————15 十. 实验总结——————————————————————16六．实验目的目的1．熟悉IspLEVER软件的使用方法，学习与掌握MACH器件编程方法；2．用ABEL语言或其它硬件描述语言（Verilog 或VHDL语言）编程实现一个简单的电子琴或频率计；3．在ispLEVEL软件环境下，将设计好的程序输入、编译、连接，生成JEDEC格式的文件。

4．将JEDEC格式的文件下载到器件中。

要求1．初步掌握使用ABEL语言编程的方法，使用ABEL语言设计一个4位格雷码计数器或可逆十进制计数器，并进行编译、连接，生成JEDEC文件，将JEDEC文件通过GAL编程器写入GAL16V8，将GAL16V8插入TDS实验台，将计数器的输出接到电平指示灯，验证设计结果。

2．用ABEL语言（或VHDL语言）设计一个电子琴或一个频率计；将设计好的程序输入、编译、连接生成JED格式的文件；将JED格式的文件下载到器件中；在TDS实验台上对设计进行调试，连线、验证设计结果。

第11页七．计数器实验运行实验演示图第12页下载到芯片第13页八．译码器实验运行实验演示图第14页九．接连实验运行实验演示图第15页下载到芯片十．实验总结第一次接触到ispEVLER,对它没有一丁点的经验可言，这也是这次试验的困难的地方。

本次试验由于我没有好好的阅读实验指导书，在实验过程中出现了好多不懂的地方。

而且地闹上的工具都是英文的，我一点都都不懂。

在第一次的实验演示的时候就因为不太理解老师的讲解而没有跟上老师地进度，所以我第一天的任务没有完成，找了半天错误原因也没有找到，我只好第二天又重新做了一遍，这次我吸取教训认认真真的阅读了指导书的步骤和方法，然后一步一步的按部就班，最终在上课不久之后我很顺利的完成了任务，有了第一次的经验，在完成计数器和译码器的工程中，非常顺利和快速，同学们都是用了源代码仿真，但我对于源代码的输入太慢，所以我选择了画图的方式，在最后一步的接连过程中，由于我的两个子文件在两个文件夹中，老师说也没办法一起打开，无奈的我只好使用一个文件，再将另一个文件从新画了一遍。

数字逻辑与数字系统课程设计报告

课程设计报告课程：数字逻辑与数字系统课题：多功能数字电子钟姓名：学号：学院：班级：指导老师：设计日期：一、设计要求1.具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。

2.精度要求为1s。

二、系统功能简介1.计时：正常工作状态下每天按24小时制计时并显示，蜂鸣器无声，逢整点报时。

2.整点报时：蜂鸣器在59分钟的51、53、55、57秒时发出频率为512hz的低音，在59秒时发出1024hz的高音，结束时为整点。

3.显示：要求采用扫描显示方式驱动8个LED数码管显示小时、分、秒、横线。

4.闹钟：闹钟定时时间到，蜂鸣器发出周期1秒的“滴、滴”声，持续时间30秒钟。

5.调时和校时：按动开关mode使计时与闹钟时间显示切换。

按下按动set键进入“小时”定时状态，同时显示小时的两位闪烁，此时如果按下k键，小时进位；然后继续按set键“分钟”的两位闪烁，按下k键，分进位；再按下set键“秒“的两位闪烁，按下k键，秒清零。

闹钟调时方法类似。

三、系统简介1.开发系统：windows xp/982.开发软件：MAX+PIUS II3.开发芯片：EP1K10TC100—3四、主要模块简介此系统由控制器(crt)、计时调时模块(time)、闹钟模块(baoshi)、定时模块(dingshi)、动显模块(dongxian1)和分频模块(fenpin)组成。

数字钟系统总体结构框图：1.控制模块：此模块主要为控制系统整体变换的模块，有f4hz,k,set,reset,mode五个控制时钟输入，f4hz驱动控制模块，mode键是让闹钟显示和计时显示两种状态互相切换的。

当set有效时，小时闪烁，当按下k键时，小时进行校时加1；当继续按下set键时，分闪烁，当按下k键时，分进行校时加1；当继续按下set键时，秒闪烁，当按下k键时，秒清零，继续按下set键，回复正常计时状态。

当按下mode键时，进行计时和闹钟时间切换。

数字逻辑课程设计报告

数字逻辑课程设计报告——多功能数字钟的设计一·设计目的通过设计多功能数字钟，我们对数字逻辑电路的设计有更深入的了解，同时增强这方面的动手能力，解决问题以及独立思考的能力。

为我们将来进入社会做铺垫。

设计任务及要求（1）拥有正常的时、分、秒计时功能。

（2）能利用实验板上的按键实现校时、校分、及秒清零功能。

（3）能利用实验板上的扬声器做整点报时。

（4）闹钟功能（选做）（5）在Quartus II中采用层次化设计方法进行设计。

（6）完成全部电路设计后在实验板上下载，验证设计课题的正确性。

二·原理叙述1 计时模块：使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。

二十四进制用于计时，六十进制用于计分和计秒。

给秒计数器一个1hz的时钟脉冲，分计数器以秒计数器的进位作为计数脉冲，时计数器以分计数器的进位作为计数脉冲。

2 校时模块：分别按下校时键和校分键，计数器增至所需时分数，按下清零键，秒计数器归零。

3 整点报时模块：计时到59分50秒，每两秒一次低音报时，整点进行高音报时，将报时信号接到实验板上的扬声器输出。

、4 分频模块：通过不同进制的计数将1khz的时钟脉冲分频出不同频率的时钟脉冲，以实现系统对多频率时钟信号的需求。

5 动态显示模块：利用6个数码管，将时分秒按照高低位输出到数码管上。

其中扫描频率超过人眼视觉暂留频率就可以实现六个管同时显示的视觉效果。

6 闹钟模块：需要新的计数器进行定时闹钟信号的存储，与正常计时状态实现切换，设计一个比较模块使闹钟和计时相等时，开始鸣叫，同时需要一个按键能够控制闹钟的开关。

三·设计过程一编写计时模块代码并生成器件：24进制代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk:in std_logic;clr:in std_logic;ql:buffer std_logic_vector(3 downto 0);qh:buffer std_logic_vector(3 downto 0);tc:out std_logic);end cnt24;architecture beh of cnt24 isbeginprocess(clk,clr)beginif clr='1'thenqh<="0000";ql<="0000";elsif clk'event and clk='1' thenql<=ql+1;if ql="1001"thenqh<=qh+1;ql<="0000";end if;if qh="0010" and ql="0011"thenqh<="0000";ql<="0000";tc<='1';else tc<='0';end if;end if;end process;end beh;60进制代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport(clk:in std_logic;clr:in std_logic;ql:buffer std_logic_vector(3 downto 0);qh:buffer std_logic_vector(3 downto 0);tc:out std_logic);end cnt60;architecture beh of cnt60 isbeginprocess(clk)beginif clr='1'thenqh<="0000";ql<="0000";elsif clk'event and clk='1' thenql<=ql+1;if ql="1001"thenqh<=qh+1;ql<="0000";if qh="0101"thenqh<="0000";tc<='1';else tc<='0';end if;end if;end if;end process;end beh;二编写校时模块代码并生成器件：二路选择器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity mux2 isport(A,B,S:in std_logic;Y:out std_logic);end mux2;architecture beh of mux2 isbeginprocess(S)beginif(S='0')then Y<=A;else Y<=B;end if;end process;end beh;三编写整点报时模块代码并生成器件：整点报时代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zdbs isport(mh,ml,sh,sl: in std_logic_vector(3 downto 0); sig500,sig1k: out std_logic);end zdbs;architecture beh of zdbs isbeginprocess(mh,ml,sh,sl)beginsig500<='0';sig1k<='0';if(mh="0101" and ml="1001" and sh="0101" )then if (sl="0000" or sl="0010" or sl="0100"or sl="0110" or sl="1000")thensig500<='1';end if;elsif(mh="0000" and ml="0000" and sh="0000" andsl="0000")then sig1k<='1';end if;end process;end beh;四编写分频模块代码并生成器件：分频器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity freq_divider isport( clk:in std_logic;hz1,hz4,hz64,hz512,hz2:out std_logic);end freq_divider;architecture beh of freq_divider issignal c1:std_logic_vector(9 downto 0);beginprocess(clk)beginif(rising_edge(clk))thenc1<=c1+1;if c1=(others>='1')then c1<=(others>='0');end if;hz512<=c1(0);hz64<=c1(3);hz4<=c1(7);hz2<=c1(8);hz1<=c1(9);end process;end beh;五编写动态显示模块并生成器件：动态显示代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dtsm isport(clk: in std_logic;h,m,s: in std_logic_vector(7downto 0); seg7out: out std_logic_vector(6 downto 0); sel: buffer std_logic_vector(2 downto 0) );end dtsm;architecture whbkrc of dtsm issignal key:std_logic_vector(3 downto 0); beginprocess(clk) --显示定位beginif (clk'event and clk='1') thensel<=sel+1;if(sel="101") then sel<="000";end if;end if;end process;process(sel)begincase sel iswhen "000"=>key<=h(7 downto 4);when "001"=>key<=h(3 downto 0);when "010"=>key<=m(7 downto 4);when "011"=>key<=m(3 downto 0);when "100"=>key<=s(7 downto 4);when "101"=>key<=s(3 downto 0);when others=>null;end case;end process;process(key)begincase key iswhen "0000" => seg7out <= "0111111"; --'0'不亮when "0001" => seg7out <= "0000110";when "0010" => seg7out <= "1011011";when "0011" => seg7out <= "1001111";when "0100" => seg7out <= "1100110";when "0101" => seg7out <= "1101101";when "0110" => seg7out <= "1111101";when "0111" => seg7out <= "0000111";when "1000" => seg7out <= "1111111";when "1001" => seg7out <= "1101111";when others=>null;end case;end process;end whbkrc;六编写闹钟模块生成器件：利用已有器件直接写代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alarm1 isport ( clr,clk,mode,stop:in std_logic;hclo,mclo,sclo:in std_logic_vector(7 downto 0);h,m,s:out std_logic_vector(7 downto 0);sig:out std_logic);end alarm1;architecture beh of alarm1 issignal halr,malr,salr:std_logic_vector(7 downto 0);signal tc:std_logic;component cnt60port(clk:in std_logic;clr:in std_logic;ql:buffer std_logic_vector(3 downto 0);qh:buffer std_logic_vector(3 downto 0);tc:out std_logic);end component;component cnt24port(clk:in std_logic;clr:in std_logic;ql:buffer std_logic_vector(3 downto 0);qh:buffer std_logic_vector(3 downto 0);tc:out std_logic);end component;beginhours :cnt24 port map(clk=>clk, clr=>clr, ql=>halr(3 downto 0), qh=>halr(7 downto 4),tc=>tc);minutes :cnt60 port map(clk=>clk, clr=>clr, ql=>malr(3 downto 0), qh=>malr(7 downto 4),tc=>tc);seconds :cnt60 port map(clk=>clk, clr=>clr, ql=>salr(3 downto 0), qh=>salr(7 downto 4),tc=>tc);process(mode) --mode convertbeginif(mode='0')then h<=hclo;m<=mclo;s<=sclo;else h<=halr;m<=malr;s<=salr;end if;end process;process(hclo,mclo,halr,malr,sclo(0),stop) beginif stop='1' then sig<='0';else if hclo=halr and mclo=malr thenif(sclo(0)='1')thensig<='1';else sig<='0';end if;end if;end if;end process;end beh;编写校时与设置闹钟的按键切换代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux21 isport(A,B,C,S:in std_logic;halr,malr,salr,hclo,mclo,sclo:out std_logic); end mux21;architecture beh of mux21 isbeginprocess(S)beginif(S='0')then hclo<=A;mclo<=B;sclo<=C;else halr<=A;malr<=B;salr<=C;end if;end process;end beh;将各个元件组合到一起然后编译，锁定管脚，下载验证。

数字逻辑三路抢答器课程设计报告

《三路抢答器设计》报告（2009/2010学年第一学期）设计题目：学生姓名：学生班级：学生学号：指导教师：2008年12月12日目录一、设计题目 (2)二、设计目的 (2)三、设计要求 (3)四、设计内容 (3)五、总体功能框图 (4)六、单元电路图 (5)6.1四D触发器74LS175 (5)6.23输入端3与非门74LS10 (6)6.32输入端4与门74LS08 (7)6.4555脉冲发生器 (7)6.5七段数码显示器L对应的译码表 (8)七、总电路图 (9)八、仿真测试截图 (10)九、心得体会 (12)参考文献 (12)一、设计题目三路抢答器设计二、设计目的数字系统课程设计是一门独立课程、有独立学分的实践性教学环节，同“数字逻辑与数字系统”理论讲授课程有密不可分的关系，起着相辅相成的作用，也是在“数字逻辑与数字系统”课的基础上，进一步深化的实践环节。

其主要目的是通过指导学生循序渐进地独立完成数字电路的设计任务，加深学生对理论知识的理解，提高学生的动手能力，独立分析、解决问题能力，协调能力和创造性思维能力。

提高学生在数字电路应用方面的实践技能，树立严谨的科学作风，培养学生综合运用理论知识解决实际问题的能力，学生通过电路的设计、安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法，本课程设计培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。

基本任务是设计一个小型数字电子系统。

课程设计目的是一方面使我们能够进一步理解课程内容，基本掌握数字系统设计和调试的方法，增加集成电路应用知识，培养我们的实际动手能力以及分析、解决问题的能力。

另一方面也可使我们更好地巩固和加深对基础知识的理解，学会设计中小型数字系统的方法，独立完成调试过程，增强我们理论联系实际的能力，提高电路分析和设计能力。

数字逻辑电路课程设计报告(09261030 范玉清)

《数字逻辑电路》课程设计指导书一、课程设计的目的1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。

二、设计名称：设计一个一位十进制加减法器三、设计要求1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。

2、用一个开关控制加减法器的开关状态。

3、要求在数码显示管上显示结果。

四、设计过程1、收集相关资料，完成相关电路的设计图，正确选用适合设计内容的集成电路、器件和器材，并列出“领料清单”；2、利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。

五、设计细则严格按照电路设计的步骤，实现其设计基本内容和功能，利用虚拟软件进行仿真，电路运行稳定、可靠；描述实验现象，实验过程中出现的问题及解决方案。

六、说明课程设计任务书课程设计报告课程：数字逻辑电路学号：09261030姓名：范玉清班级：09计11教师：王小林徐州师范大学计算机科学与技术学院设计名称：设计一个一位十进制加减法器日期：2011年01 月06 日设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。

2、用一个开关控制加减法器的开关状态。

3、要求在数码显示管上显示结果。

设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。

设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。

器材：74LS283或者4008，4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）设计原理:图1二进制加减运算原理框图分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。

数字逻辑课程设计报告

数字逻辑与数字系统课程设计实验报告姓名：学号：专业班级：指导老师：一）设计题目:电子钟二）设计任务和基本要求:1.实验台上的六个数码管显示时、分、秒；2.能使电子钟复位(清零)；3.能启动和停止电子钟运行；4.在电子钟停止运行状态下，能够修改时、分、秒的值；5.具有报时功能，整点时喇叭鸣叫。

三）所用主要器件和设备:1、TDS 系列数字电路实验系统2、ISP 系统可编程器件以及《数字逻辑》课程实验所用部分中、小规模集成电路等3、PC 计算机4、ISP1032E 可编程逻辑器件以及数据选择器、触发器、移位寄存器、计数器及基本门电路等5、在Windows 平台上运行的ispLEVER 编程软件四）设计思想:数字钟电路的基本结构由两个 60 进制计数器和一个24 进制计数器组成，分别对秒、分、小时进行计时，当计时到23 时59 分59 秒时，再来一个计数脉冲，则计数器清零，重新开始计时。

当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号时、分、秒的计时结果通过6 个数码管来动态显示。

数字钟除了能够正常计时外，还应能够对时间进行调整。

因此，通过模式选择信号MOD1、MOD2 控制数字钟的工作状态，即控制数字钟，使其分别工作于正常计时，调整分、时和设定分、时5 个状态。

当数字钟处于计时状态时，3 个计数器允许计数，且秒、分、时计数器的计数时钟信号分别为CLK,秒的进位, 分的进位;当数字钟处于调整时间状态时，被调的分或时会一秒一秒地增加；当数字钟处于定时状态时，可以设定小时和分；当计时到所设定的时刻时，会响闹钟五）设计步骤及程序:pause是暂停键，当暂停时set1与set2分别控制调节为时还是为分或是为秒。

exam提供一个模拟上升沿，hh，hl，mh，ml，sh，sl分别控制小时高位，低位，分钟高位，分钟低位，秒高位，低位。

thh，thl，tmh，tml，tsh，tsl分别表示时分秒变化的中间变量。

除法器数字逻辑课程设计报告

除法器数字逻辑课程设计报告数字逻辑课程设计报告：除法器一、设计背景在数字系统中，除法器是一个非常重要的组成部分。

在许多应用中，如计算、信号处理、控制系统等，都需要使用除法器来完成计算和控制任务。

因此，设计一个简单而有效的除法器是数字逻辑课程设计的一个重要内容。

二、设计目标本次课程设计的目标是设计一个基于二进制数的简单除法器。

该除法器应能够实现以下功能：1.输入被除数和除数；2.输出商和余数；3.实现二进制数的除法运算；4.能够处理正数和负数。

三、设计原理在二进制除法中，被除数和除数都表示为二进制数。

通过将除数从被除数的最高位开始逐位去除，得到商和余数。

在每次除法操作中，需要根据商和余数的值来决定下一步的操作。

具体来说，如果余数小于除数，则商加1并将余数左移一位；如果余数大于等于除数，则商为上一次的商并左移一位，同时将余数减去除数的值。

重复这个过程，直到被除数的所有位都被去除完毕，得到最终的商和余数。

四、设计方案根据上述设计原理，我们可以将除法器分为以下几个部分：1.输入电路：用于接收被除数和除数的输入信号；2.移位寄存器：用于保存被除数的值，并能够实现向左或向右的移位操作；3.减法器：用于计算余数和除数的差值；4.判断电路：用于判断余数的值是大于等于还是小于除数；5.输出电路：用于输出商和余数的结果。

五、设计实现根据设计方案，我们可以使用逻辑门（AND、OR、NOT等）来实现上述功能。

具体来说，我们可以使用一个4位移位寄存器来保存被除数的值，并使用一个2输入的减法器来实现余数的计算。

判断电路可以使用一个比较器来实现余数和除数的比较，并根据比较结果来控制移位寄存器和减法器的操作。

输出电路可以使用一个多路复用器来实现商和余数的输出。

六、测试与验证为了验证除法器的正确性，我们可以使用一些测试用例进行测试。

例如，我们可以使用一些已知的二进制数对除法器进行测试，检查输出的商和余数是否符合预期结果。

此外，我们还可以使用一些随机生成的测试用例来进一步验证除法器的正确性和可靠性。

数字逻辑课程设计报告

数字逻辑课程设计多功能数字钟班级：学号：课程设计人：指导老师：课题：完毕时间：一、设计目旳：学会应用数字系统设计措施进行电路设计，纯熟地运用汇编语言。

二、设计任务及规定：1.记时、记分、记秒2.校时、校分、秒清03.整点报时4.时间正常显示5.闹时功能三、设计思绪：将整个闹钟分为如下几种模块，每个模块中均有详细旳各部分旳设计思绪，源代码及仿真图像，生成旳器件。

1.计时模块计小时：24进制计数器计分、计秒：60进制计数器计时间过程：计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。

计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。

计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。

二十四进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport (clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0)); end cnt24;architecture behave of cnt24 issignal q1,q0:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clk'event and clk='1')thenif(q1="0010" and q0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';end if;end if;qh<=q1;ql<=q0;end process;end behave;仿真成果：图一、cnt24仿真图像六十进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport (clk:in std_logic;clr:in std_logic;ql,qh:out std_logic_vector(3 downto 0);c:out std_logic);end cnt60;architecture cnt of cnt60 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif(clr='1')thenq1<="0000";q0<="0000";c<='0';elseif(clk'event and clk='1')thenif(q1="0101" and q0="1001")then-----到59 q1<="0000";q0<="0000";c<='1';elsif(q1<"0101" and q0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001") thenq0<=q0+'1';end if;end if;end if;qh<=q1;ql<=q0;end process;end cnt;仿真成果：图二、cnt60仿真图像clk qh[3..0]ql[3..0] cnt24instclkclrql[3..0]qh[3..0]c cnt60inst1图三、生成旳计数器符号2.校时模块：思绪：按下校时键，时位迅速递增，满23清0 按下校分键，分位迅速递增，满59清0注意：此时应屏蔽分进位。

数字逻辑课程设计报告

数字逻辑课程设计报告一、课程目标知识目标：1. 让学生掌握数字逻辑电路的基本概念，包括逻辑门、逻辑函数、逻辑代数等；2. 培养学生运用逻辑门设计简单组合逻辑电路的能力；3. 使学生了解数字电路的时序元件，如触发器、计数器等，并掌握其工作原理。

技能目标：1. 培养学生运用所学知识分析、设计及验证数字逻辑电路的能力；2. 培养学生使用相关软件（如Multisim、Proteus等）进行数字电路仿真实验；3. 提高学生的逻辑思维和问题解决能力。

情感态度价值观目标：1. 激发学生对数字逻辑电路的兴趣，培养其主动探究、积极思考的学习态度；2. 培养学生的团队协作精神，使其在合作中共同进步，相互学习；3. 引导学生关注数字逻辑电路在实际应用中的价值，如计算机、通信等领域。

分析课程性质、学生特点和教学要求：本课程为电子信息类学科的基础课程，旨在让学生掌握数字逻辑电路的基本知识和技能。

学生处于高中阶段，具有一定的物理和数学基础，但逻辑电路知识尚浅。

因此，教学要求以实用性为导向，注重培养学生的实际操作能力和逻辑思维能力。

课程目标分解为具体学习成果：1. 学生能够正确描述常见逻辑门的功能和特点，并运用逻辑门设计简单的组合逻辑电路；2. 学生能够运用时序元件设计基本的数字电路，如触发器、计数器等；3. 学生能够在团队协作中完成数字电路的设计、仿真和验证，提高解决问题的能力；4. 学生能够认识到数字逻辑电路在实际应用中的重要性，培养其学习兴趣和价值观。

二、教学内容根据课程目标，教学内容主要包括以下几部分：1. 数字逻辑电路基本概念- 逻辑门原理与分类（教材第1章）- 逻辑函数及其表示方法（教材第2章）- 逻辑代数基本运算与化简（教材第3章）2. 组合逻辑电路设计- 组合逻辑电路分析方法（教材第4章）- 常见组合逻辑电路设计（教材第5章）- 组合逻辑电路的仿真与验证（教材第6章）3. 时序逻辑电路设计- 触发器原理与分类（教材第7章）- 计数器设计与应用（教材第8章）- 时序逻辑电路的仿真与验证（教材第9章）4. 数字电路实践操作- 实验一：逻辑门功能验证（教材附录A）- 实验二：组合逻辑电路设计与仿真（教材附录B）- 实验三：时序逻辑电路设计与仿真（教材附录C）教学大纲安排与进度：第1-2周：数字逻辑电路基本概念（第1-3章）第3-4周：组合逻辑电路设计（第4-6章）第5-6周：时序逻辑电路设计（第7-9章）第7-8周：数字电路实践操作（附录A、B、C）三、教学方法针对本课程的教学目标和内容，选择以下多样化的教学方法，以激发学生学习兴趣和主动性：1. 讲授法：- 用于讲解数字逻辑电路的基本概念、原理和性质，如逻辑门、逻辑函数、逻辑代数等；- 结合多媒体演示，使抽象的理论知识形象化，便于学生理解。

《数字逻辑》课程设计报告

内蒙古师范大学计算机与信息工程学院《数字逻辑》课程设计报告课题三智力竞赛抢答器逻辑电路设计计算机与信息工程学院 2008级计算机科学与技术非师范班王超指导教师戚桂美讲师摘要抢答器的设计分为抢答器和显示两部分。

实际进行智力竞赛时，尤其在抢答环节，一般是有4个参赛队，每个参赛队面前分别对应一个抢答按钮，各小组对主持人提出的问题，主持人没有宣布抢答开始时，抢答不起作用；在主持人宣布抢答开始后，可以进行，首先抢到的小组，用灯指示，此时其他组抢答将计无效。

关键词抢答器；时钟脉冲;蜂鸣器；1设计任务及主要技术指标和要求1.1设计任务可同时供4名选手（或代表队）参赛，其编号分别是1到4，各用一个抢答按钮，按钮的编号与选手的编号相对应。

给节目主持人设置一个控制开关，用来控制系统的清零(编号显示数码管灭灯)。

1.2、主要技术指标和要求抢答器具有数据锁存和显示的功能。

抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。

2引言智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短时间内，使人们增加一些科学知识和生活常识。

实际进行智力竞赛时，尤其在抢答环节，一般是有几个参赛队（例如4个），每个参赛队面前分别对应一个抢答按钮，各小组对主持人提出的问题，主持人没有宣布抢答开始时，抢答不起作用；在主持人宣布抢答开始后，可以进行抢答。

首先抢到的小组，用声、光指示，并且显示该小组的编号，此时其他组抢答将计无效。

3工作原理该电路由四个D触发器，与非门及脉冲触发电路等组成。

74LS74为双D触发器，其内部具有2个独立的D触发器。

两个74LS74组成4D触发器，输入端分别为D1，D2，D3，D4，输出端相应为Q1，Q1；Q2，Q2；Q3，Q3；Q4，Q4。

将4个触发器的时钟端连在一起组成一个总的时钟端（CP），将4个清除端连在一起组成一个总的清除端（CLR）。

数字逻辑课程设计实验报告

sending:发送状态标志，初始为0，开始发送后为1
recbit:接收位，初始为0，在固定高电平段接收到1，在发送有效数据态时为发送位电平
recwrong:接受错误标志。初始为0，为1时表示接受错。
checkcode:校验位。初始为0，传输后为接收到的校验位。
fengming：标志是否成功发送的蜂鸣，接受正确时接clk1000,错误接clk500
053 126254,传输完成后接收校验位为0，接受错标志为0，发送端蜂鸣为clk1000，接收端蜂鸣为clk1000。
2.发送位置成133，即“01 011 011”，先清零clr，再置数set,然后开始start,观察到发送校验码为1，当发送指示灯经过一段固定高电平态后开始发送有效数据，发送数码管和接收数码管依次经过133 266 155 332 265 153
326 255133,传输完成后接收校验位为1，接受错标志为0，发送端蜂鸣为clk1000，接收端蜂鸣为clk1000。
3.发送位置成133，即“01 011 011”，先清零clr，再置数set,然后开始start,观察到发送校验码为1，当发送指示灯处在固定高电平态的过程中将发送位给一个低电平干扰，观察到接收端没有接收，蜂鸣和接收数码管皆无变化。
七．实验方案的改进意见
根据实验测试的结果，本次实验设计的结果能够正确完成传输任务，能正确显示校验码和报错功能以及蜂鸣，以及具有一定的报错功能，比较好的完成了实验任务，但仍存在一些不足：
1.由于是用VHDL语言编写，有些语句的使用会直接增加实现电路的逻辑门的数量，这时我们所不希望的，所以在优化程序方面，应尽量做到心中有原理图有电路，这样对程序进行优化后可以减少需要的逻辑门的数量。
2.程序模块图
整体模块设计图如下:

数字逻辑课程设计报告(优秀版)

目录目录 (1)一、设计目的 (2)二、设计要求 (2)三、设计方案 (2)四、顶层图及相关模块说明 (3)1、顶层图 (3)2、各模块说明(1)进制模块 (3)a、二十四进制 (5)b、六十进制 (5)(1)动态扫描模块 (6)(2)分频模块 (8)(3)报时模块 (9)(4)二路选择器模块 (10)五、经验总结 (12)一、设计目的1．学会应用数字系统设计方法进行电路设计；2．进一步提高QuartusⅡ9.0软件的开发应用能力；3．培养学生书写综合实验报告的能力。

二、设计要求1、能进行正常的时、分、秒计时，用动态扫描的方式显示，需用6个数码管。

（1）用M6M5进行24进制小时的显示。

（2）用M4M3进行60进制分的显示。

（3）用M2M1进行60进制秒的显示。

2、利用按键实现“校时”、“校分”和“秒清0”功能。

（1）SA：校时键。

按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00。

（2）SB：校分键。

按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。

（3）SC：秒清零。

按下SC时，秒计数器清零。

要求按键均不产生数字跳变，因此须对“SA”、“SB”进行消抖处理。

3、能进行整点报时。

（1）在59分50、52、54、56、58秒按500Hz频率报时；（2）在59分60秒用1KHz的频率作最后一声正点报时。

4、更高要求：能进行闹时功能（1）闹时的最小时间间隙为10分钟，闹时长度为1分钟。

闹时频率可以自己设置。

（2）按下闹时按键SD后，将一个闹时时间数存入计数器内。

时钟正常运行时，闹时时间和运行的时间进行比较，当比较结果相同时输出一个启动信号，触发闹时电路工作，输出音频信号。

三、设计方案1、按自顶向下的层次化设计方法设计。

（1）顶层图（2）消抖电路用D触发器构成，SA、SB、SC为包含抖动的输入信号，而电路的输出则是一个边沿整齐的输出信号。

（3）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成。

数字逻辑实验报告交通灯

计算机科学与工程学院综合设计报告设计名称：数字逻辑综合设计设计题目：可人工干预的交通灯控制器学生学号：专业班级：学生姓名：学生成绩：指导教师（职称）：课题工作时间：2010/12/27 至2011/01/07成绩评定表学生姓名：学号：班级：答辩记录表指导教师评语目录摘要 (I)Abstract (II)第一章概述............................................................. .. (1)1.1 背景 (1)1.2 目的 (1)1.3 意义 (1)1.4 原理……………………………………………………..…………………………… ..1第二章设计简介及设计方案论述 (3)2.1 设计流程图 (3)2.2 方案论述 (3)第三章详细设计 (5)3.1 555计时器构成的多谐振荡器 (5)3.2 60进制计数器 (6)3.3 60进制倒计时计数器 (8)3.4 人工干预 (9)3.5 红黄绿灯控制电路 (10)3.6 设计总电路及元件清单 (11)第四章设计结果及分析 (13)4.1 设计结果 (13)4.2 过程分析 (13)总结 (14)致谢 (15)参考文献 (16)摘要随着社会经济的发展和机动车辆的不断增加,城市交通问题越来越引起人们的关注。

交通对我们生活的影响更加明朗，已成为交通管理部门需要解决的重要问题之一。

很多因素都会影响在道路中的行车状况，所以一个功能健全的交通控制器尤为重要。

城市交通控制系统是用于城市交通数据监测、交通信号灯控制与交通疏导的计算机综合管理系统，它是现代城市交通监控指挥系统中最重要的组成部分。

如何利用所学知识设计出来一个最简单合适的可人工干预的交通灯电路是此次设计主要解决的问题。

因此，这次设计我设计了一个简单的交通灯控制系统。

交通灯的控制系统主要由计时电路、主控电路、多谐振荡器等组成。

关键词：计时电路；主控电路；多谐振荡器AbstractAs social and economic development and increasing motor vehicles, urban transportation problem gets more attention. The impact of traffic on our lives even clearer, traffic management has become an important problem to be solved. Many factors affect the driving conditions on roads, so a functioning traffic signal controller is particularly important. Urban traffic control system is used for urban traffic data monitoring traffic signal control and traffic control of computer integrated management system, which is a modern urban traffic control command system of the most important part. How to use the knowledge from one of the most simple design appropriate human intervention can be a traffic light circuit is mainly designed to solve the problem. Therefore, the design, I designed a simple traffic light control system. Traffic lights control system mainly by the timing circuit ,control circuit and so on.Keyword：Timing circuit; control circuit; multi-vibrator第一章概述1.1 背景交通灯是我们最常见的系统，为了保证交通秩序和行人安全，在街道的十字路口处每条道路上各有一组红、黄、绿交通信号灯，其中红灯亮，表示该条道路禁止通行；黄灯亮表示该条道路上未过停车线的车辆停止通行，已过停车线的车辆继续通行；绿灯亮表示该条道路允许通行。

数字逻辑课设报告

课程设计课程名称：数字逻辑综合设计名称：抢答器的设计2017年6月27日目录一、设计任务书 (3)二、设计要求 (5)三、设计的作用、目的 (5)四、设计的具体实现 (6)1.系统概述 (6)2.单元电路的设计，仿真与分析 (6)（1）.抢答电路显示选手编号并锁存 (6)（2）定时电路 (10)（3）抢答器电源模块电路分析与设计 (13)3.电路的调试与安装17五、心得体会18六、附录20七、参考文献21八、图纸18理工大学课程设计任务书1.课程设计完成后，学生提交的归档文件应按照：封面—任务书—课程设计报告—图纸的顺序进行装订上交（大图纸不必装订）。

2.可根据实际容需要续表，但应保持原格式不变。

指导教师签名：日期抢答器设计报告二、设计要求此课程设计的具体要以LED数码管为显示器件，设计并实现一个可供四名选手参赛的数字式抢答器。

1.设计一个输出可在3~15V连续可调的直流稳压电源，要求当电网电压在220V 上下波动15%,输出电流在0~80mA围变化时，均可正常稳压，输出电压的变化不超过±0.3V。

2.主持人利用开关控制系统的清零和抢答开始。

3.电路具有第一抢答信号的鉴别和锁存功能，并显示抢中的选手编号。

4.在主持人将系统复位并发出抢答指令后，开始抢答，定时器开始工作，数码管显示时间，从30秒开始减计数，并有小灯亮起（说明可以答题，抢答有效）30秒无人抢答则计数停，无人答显示“0”。

如30秒参赛者按抢答开关，停止计时显示抢答时刻。

此时，电路应具备自锁功能，使其它组的抢答开关不起作用。

5.设置记分电路。

每组在开始预置成100分，抢答后由主持人记分，答对一次加10分，否则减10分。

三、设计的作用、目的通过本次设计与制作，进一步加深对电子系统应用技术方面的了解与认识，熟悉数字系统设计、制作与调试的方法和步骤，通过实践达到如下力：1.培养学生根据需要选学参考书，查阅手册，图表和文献资料的自学能力，通过独立思考﹑深入钻研有关问题，学会自己分析解决问题的方法。

2010年数字逻辑课程设计报

抢答器实验报告

数字逻辑设计及应用实验综合课程设计

数字逻辑课程设计报告2

数字逻辑与数字系统课程设计报告

数字逻辑课程设计报告

数字逻辑三路抢答器课程设计报告

数字逻辑电路课程设计报告(09261030 范玉清)

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除法器数字逻辑课程设计报告

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数字逻辑课程设计报告(优秀版)

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数字逻辑实验报告交通灯