数字逻辑课程设计-数字时钟
数字逻辑课程设计 数字电子钟.
课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系班级：计算计科学与技术1班学号：学生姓名：队员姓名：指导教师：《数字逻辑》综合实验任务书一、目的与要求1 目的1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。
1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。
1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。
1.4提高学生运用所学的理论知识和技能解决实际问题的能及其基本工程素质。
2.要求2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。
2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。
要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。
2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。
2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。
利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。
2.5学会撰写综合实验总结报告。
2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。
要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。
2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。
二、主要内容数字电子钟设计一台能显示时﹑分、秒的数字电子钟，要求如下：1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器；2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。
元器件选择74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块TDS-4实验箱导线若干所需要器件的图片如下1同步十进制计数器74LS162 3输入正与非门74LS002异步十六进制计数器 74LS161 4GAL20V8一、 设计（实验）正文数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告实验三、综合实验电路一、实验目的：通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。
二、实验原理：根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路三、实验设备与器件：主机与实验箱四、实验内容：（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。
（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。
（3）实验设计流程：（4）输入输出表：（5）各个功能模块的实现：A、计时功能模块的实现（电路图及说明）秒表部分及说明说明：该部分是实现功能正常计时中的秒部分的计时工作。
如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。
注解：第一个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明：说明：该部分是实现功能正常计时中的分部分的计时工作。
数字电路课程设计--数字时钟
《数字时钟》技术报告概要数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时，显示满刻度为23时59分59秒。
一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。
由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。
本设计中的数字时钟采用数字电路实现对“时”、“分”、“秒”的显示和调整。
通过采用各种集成数字芯片搭建电路来实现相应的功能。
具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。
该电路具有计时和校时的功能。
在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。
实验证明该设计电路基本上能够符合设计要求！一、系统结构。
（1）功能。
此数字钟能显示“时、分、秒”的功能，它的计时周期是24小时，最大能显示23时59分59秒，并能对时间进行调整和校对，相对于机械式的手表其更为准确。
（2）系统框图。
系统方框图1（3）系统组成。
1.秒发生器：由555芯片和RC组成的多谐振荡器，其555上3的输出频率由接入的电阻与电容决定。
2.校时模块：由74LS03中的4个与非门和相应的开关和电阻构成。
3.计数器：由74LS90中的与非门、JK触发器、或门构成相应芯片串接得到二十四、六十进制的计数器，再由74LS90与74LS08相连接而得到秒、分、时的进分别进位。
4.译码器：选用BCD锁存译码器4511，接受74LS90来的信号，转换为7段的二进制数。
5.显示模块：由7段数码管来起到显示作用，通过接受CD4511的信号。
本次选用的是共阴型的CD4511。
二、各部分电路原理。
1.秒发生器：555电路内部（图2-1）由运放和RS触发器共同组成，其工作原理由8处接VCC，C1处当Uco=2/3Vcc>u11时运放输出为1，同理C2也一样。
最终如图3接口就输出矩形波，而形成的秒脉冲。
数字逻辑电路课程设计__数字钟1
数字逻辑课程设计姓名:学号:班级：计102指导老师:2012-05-20数字钟简要说明数字钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。
计时有24h和12h两种。
当接通电源或数字钟走时出现误差，都需要对数字钟作手动时分秒时间校正。
一。
任务与要求设计任务：设计一个具有整点报时功能的数字钟要求：1、设计一个有“时”、“分”、“秒”（11小时59分59秒）显示且有校时功能的数字钟。
2、有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
3、计时过程具有整点报时功能，当时间到达整点前10秒进行报时。
4、用中小规模集成电路组成数字钟，并在实验箱上进行组装、调试。
5、画出框图和逻辑电路图。
功能：1、计时功能：要求准确计时，以数字形式显示时、分、秒的时间。
小时的计时要求为“12翻1”。
2、校时功能：当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。
校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。
为使电路简单，这里只进行分和小时的校时。
对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。
校时方式有“快校时”和“慢校时”两种。
“快校时”是通过开关控制，使计数器对1Hz 的校时脉冲计数 。
“慢校时”是用手动产生单脉冲作校时脉冲。
3、仿广播电台整点报时：每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。
二、设计方案 电路组成框图：图1 数字钟电路组成框图数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。
其主要功能为计时、校时和报时。
利用60进制和12进制递增计数器子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。
秒、分、时之间采用同步级联的方式。
开关S1和S2分别是控制分和时的校时。
数字逻辑电路课设—简易数字钟设计
数字逻辑电路课程设计报告多功能数组钟设计一、设计要求：通过Maxplus II使用VHDL语言编写设计一款多功能数字钟，具体功能如下：1、时钟时，分，秒分别显示且能正确计数。
2、整点报时，时钟在将要到达整点的最后十秒，给予蜂鸣提示。
3、校时，可以通过相应开关按钮对时钟的时分秒进行调整。
4、闹钟，用户可以预设闹铃时刻，当时间到达该时刻时，发出蜂鸣提示。
二、总体设计：1、设计框图：2、外部输入输出要求：外部输入要求：输入信号有1024Hz时钟信号、低电平有效的秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a，b，c，d，e，f，g）、时个位显示信号h0（a ，b，c，d，e，f，g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0；数码管显示位选信号SEL0／1／2等三个信号。
3、各模块功能：1）FREQ分频模块：整点报时用的1024Hz与512Hz的脉冲信号，这里的输入信号是1024Hz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。
2）秒计数模块SECOND：60进制，带有进位和清零功能的，输入为1Hz脉冲和低电平有效的清零信号CLR，输出秒个位、时位及进位信号CO。
3）分计数模块MINUTE60进制，带有进位和置数功能的，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位及进位信号CO。
4）时计数模块HOUR：24进制，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位。
5）扫描模块SELTIME：输入为秒（含个／十位）、分、时、扫描时钟CLK1K，输出为D和显示控制信号SEL。
6）整点报时功能模块ALERT：输入为分／秒信号，输出为高频声控Q1K和Q500。
数字逻辑课程设计实验报告多功能数字钟
数字逻辑课程设计实验报告——多功能数字钟学院：计算机科学技术与通信工程学院班级：0501姓名：白璐学号：30506030182007年1月24 日多功能数字钟课程设计实验报告一．实验目的：1．学会应用数字系统设计方法进行电路设计；2．进一步提高MAX+plus II 10.0 BASELINE软件的开发应用能力；3．培养学生书写综合实验报告的能力。
二．实验要求：1．根据实验任务，选择最佳设计方案，综合运用MAX+plus II 10.0 BASELINE软件的各种设计方法设计出层次分明、结构清楚、电路优化、VHDL语言描述简洁的完整设计文件。
通过仿真直至下载来验证设计的正确性。
三．实验任务及要求1．能进行正常的时、分、秒计时功能（1）用M6M5做24小时计数器的显示器；（2）用M4M3做60分钟计数器的显示器；（3）用M2M1做60秒钟计数器的显示器。
2．能利用实验系统上的按键实现“校时”、“校分”功能（1）按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后再回00；（2）按下“SB”键时，计时器迅速递增，并按60分钟循环，计满59分钟后再回00；但不向高位进位。
（3）按下“SC”键后，秒清零。
要求按下“SA”和“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须地“SA”、“SB”进行消抖处理, 消抖电路用D触发器构成。
原理：一个触发器CP(64HZ)内，屏蔽所有的抖动脉冲）。
（4）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成（可以参考教材P341，例8.2.1 多功能电子钟的设计）。
10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。
（5）其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。
3．能利用实验板上的扬声器作整点报时（1）当计时到达59’50”、51”、52”、53”、54”、55”、56”、57”、58”、59”鸣叫，鸣叫声频可定为500HZ；（2）到达00分00秒时为最后一声整点报时。
数字逻辑课程设计报告 电子钟
数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。
2.进一步提高maxplusii软件开发应用领域能力。
3.培育学生综合实验能力。
二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。
2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下sc，秒清零。
建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。
）3.能够利用实验板上的扬声器并作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。
2）抵达59分后60秒时为最后一声整点报时。
整点报时的频率为1kz。
4.能够惹出时1）闹时的最小时间间隙为10分钟。
2）惹出时长度为1分钟。
3）惹出时声响就是单频的。
5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。
2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。
数字逻辑课程设计报告
数字逻辑课程设计报告数字逻辑课程设计多功能数字钟班级：学号：课程设计人：指导老师：课题：完成时间：一、设计目的：学会应用数字系统设计方法进行电路设计，熟练地运用汇编语言。
二、设计任务及要求：1.记时、记分、记秒2.校时、校分、秒清03.整点报时4.时间正常显示5.闹时功能三、设计思路：将整个闹钟分为以下几个模块，每个模块中都有详细的各部分的设计思路，源代码及仿真图像，生成的器件。
1.计时模块计小时：24进制计数器计分、计秒：60进制计数器计时间过程：计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。
计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。
计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。
二十四进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport (clk:in std_logic;qh,ql:out std_logic_vector(3 downto 0));end cnt24;architecture behave of cnt24 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif(q1="0010" and q0="0011")thenq1<="0000";q0<="0000";elsif(q0="1001")thenq0<="0000";q1<=q1+'1';elseq0<=q0+'1';end if;end if;qh<=q1;ql<=q0;end behave;仿真结果：图一、cnt24仿真图像六十进制计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport (clk:in std_logic;clr:in std_logic;ql,qh:out std_logic_vector(3 downto 0);c:out std_logic);end cnt60;architecture cnt of cnt60 issignal q1,q0:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif(clr='1')thenq1<="0000";q0<="0000";c<='0';elseif(clk'event and clk='1')thenif(q1="0101" and q0="1001")then-----到59 q1<="0000";q0<="0000";c<='1';elsif(q1<"0101" and q0="1001")thenq0<="0000";q1<=q1+'1';c<='0';elsif(q0<"1001") thenq0<=q0+'1';end if;end if;end if;qh<=q1;ql<=q0;end cnt;仿真结果：图二、cnt60仿真图像clk qh[3..0]ql[3..0] cnt24instclkclrql[3..0]qh[3..0]c cnt60inst1图三、生成的计数器符号2.校时模块：思路：按下校时键，时位迅速递增，满23清0按下校分键，分位迅速递增，满59清0注意：此时应屏蔽分进位。
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数字逻辑课程设计实验报告题目数字钟姓名桂大有班级网络工程103班学号*********指导教师陆勤完成日期2012年5月21日数字钟的设计1.数字钟的功能描述(1)计时和显示功能采用24小时计时并以十进制数字显示时、分、秒（时从00-23，分、秒从00-59）。
(2)校对动能当数字时钟走的有偏差时，应能够手动校时。
2.数字钟的设计思路根据功能要求，整个数字时钟分为计时和校时两大部分。
计时部分秒计时电路接收1Hz时基信号，进行60进制计数，计满后秒值归0，并产生1/60Hz时钟信号；分钟计时电路接受1/60Hz时钟信号，进行60进制计数，计满后分钟值归0，并产生1/3600Hz时钟信号，小时计时电路接收1/3600Hz时钟信号，进行24小时计数，计满后小时、分、秒皆归0，如此循环往复。
校时部分，采用两个瞬态按键配合实现，1号键产生单脉冲，控制数字钟在计时/校时/校分/校秒四种状态间切换，2号键通过控制计数使能端让时/分/秒计数器发生状态翻转以达到指定的数值。
3.系统功能模块介绍Ⅰ.模块一：数字钟总体原理电路。
其中包含：（1）分钟、秒计时电路（２）小时计时电路（３）计时／校时的切换Ⅱ.采用原理图和HDL混合设计方式实现数字钟①分钟、秒计时电路分钟、秒计时需要60进制计数，其电路图如下所示：该电路图用两片７４１６０采用同步连接构成６０进制计数器，通过译码电路识别稳态“５９”，输出低电平使计数器置数为０。
整个技术循环为００—>０１—>０２—>…—>５８—>５９—>００—>…，共有６０个稳定状态。
计数值采用ＢＣＤ码形式，Ｑ７～Ｑ４表示分钟或秒的十位，Ｑ３～Ｑ０表示分钟或秒的各位。
ＥＮ输入端当正常计数状态时接收分钟计时电路的进位输出，，而在校时状态时接收校时脉冲用于控制小时值的翻转。
计满进位输出端ＣＯ用于触发高一级计数器的技术动作。
②小时计时电路(采用24时制,电路图如下所示)该电路用两片74160（一位十进制假发计数器）采用同步连接构成24进制计数器，通过译码电路识别暂态“24”，输出低电平使计数器清0。
整个计数循环为00—>01—>02—>…—>23—>00—>…，共24个状态。
计数值采用ＢＣＤ码形式，Ｑ７～Ｑ４表示小时的十位，Ｑ３～Ｑ０表示小时的各位。
ＥＮ输入端当正常计数状态时接收分钟计时电路的进位输出，而在校时状态时接收校时脉冲用于控制小时值得翻转。
③计时／校时的切换由模块Count_control实现，其端口特征如图所示：其中，Func_sel输入端接收功能选择脉冲输入，维护内部一个模４计数器，以此控制数字钟在计时／校时／校分／校秒四种状态中切换；是Setn输入端接收校时脉冲，负脉冲有效，每收到１个校时脉冲，对应的计数单元（时单元或分单元或秒单元）计数值加１；Sec_co输入由秒计数单元的进位提供，Min_co输入由分计数单元的进位提供；Sec_en、Min_en、Hour_en提供三个计数单元所需要的使能信号。
计数单元功能选择及相应信号的定义如下表：当前功能Sec_en取值Min_en取值Hour_en取值内部模４计数器状态Q1Q000计数高电平秒单元进位分单元进位01调时低电平低电平校时脉冲10调分低电平小时脉冲低电平11调秒小时脉冲低电平低电平Ⅲ.模块二：扫描显示驱动。
Count_control模块的AHDL源码如下：subdesin count_control(func_sel:input;setn:input;sec_co,min_co:input;sec_en,min_en,hour_en:output;) ‘以上为模块的端口定义variableq[1..0]:dff; ‘定义由DFF构成的寄存器组beginq[].clk=func_sel; ‘设定计数器的时钟q[]=q[]+1; ‘加计数器if(q[]>3)then q[]=0; ‘构成模4循环end if;case q[] iswhen 0=>sec_en=vcc;min_en=sec_co;hour_en=min_co;when 1=>sec_en=gnd;min_en=gnd;hour_en=!setn;when 2=>sec_en=gnd;min_en=!setn;hour_en=gnd;when 3=>sec_en=!setn;min_en=gnd;hour_en=gnd;end case;end;其中，Select_disp根据模6计数器Counter6的输出将待显示的6位十进制结果分时送给七段译码器Deled以产生显示字形，Counter6的输出同时可以用来将显示结果在6个数码管上展开，只要时钟Clk_scan的频率合适，就可以看到完整的时分秒显示结果。
模块Counter6的AHDL源码如下：subdesign counter6(clk:input;q[2..0]:output;)variabless:machine of bits(q[2..0])with states(s0=0,s1=1,s2=2,s3=3,s4=4,s5=5);beginss.clk=clk;tabless=>ss;s5=>s4;s4=>s3;s3=>s2;s2=>s1;s1=>s0;s0=>s5;end table;end;模块select_disp的AHDL源码如下：subdesign select_disp(sel[2..0]:input;in0[3..0]:input;in1[3..0]:input;in2[3..0]:input;in3[3..0]:input;in4[3..0]:input;in5[3..0]:input;out[3..0]:output;)begincase sel[] iswhen 0=>out[]=in0[];when 1=>out[]=in1[];when 2=>out[]=in2[];when 3=>out[]=in3[];when 4=>out[]=in4[];when 5=>out[]=in5[];end case;end;模块deled（用来驱动共阴极接法的数码管）的AHDL源码如下：SUBDESIGN deled(num[3..0]:INPUT;a,b,c,d,e,f,g:OUTPUT;)BEGINTABLEnum[3..0]=>a,b,c,d,e,f,g;H"0" =>1,1,1,1,1,1,0;H"1" =>0,1,1,0,0,0,0;H"2" =>1,1,0,1,1,0,1;H"3" =>1,1,1,1,0,0,1;H"4" =>0,1,1,0,0,1,1;H"5" =>1,0,1,1,0,1,1;H"6" =>1,0,1,1,1,1,1;H"7" =>1,1,1,0,0,0,0;H"8" =>1,1,1,1,1,1,1;H"9" =>1,1,1,1,0,1,1;H"A" =>1,1,1,0,1,1,1;H"B" =>0,0,1,1,1,1,1;H"C" =>1,0,0,1,1,1,0;H"D" =>0,1,1,1,1,0,1;H"E" =>1,0,0,1,1,1,1;H"F" =>1,0,0,0,1,1,1;END TABLE;END;4.运行与调试分析软件仿真波形如下面截屏所示：5、心得体会通过这次数字逻辑课程设计，我学习到了很多。
第一，我对MAX+plus Ⅱ软件有了更深的了解，知道了一般逻辑电路的设计步骤；第二，通过查阅相关资料和书籍，学会了编写一些基本的AHDL代码；第三，通过课程设计，加深了对课本上知识的理解和领会，使得理论与实际相结合；第四，通过课程设计锻炼了我的动手能力，也提高了自主学习能力。
在这次课程设计中也遇到了很多的困难，比如有关AHDL代码的编写。
我是通过查阅课本和资料获得的。
还有就是在仿真的时候总是出现问题，最后请教同学才发现原来是自己把原理图上的一个输出端弄错了，最后终于仿真出来了，特别开心。
既然是动手实践就会遇到各种问题，就会面对重重困难，而不畏艰难，就是我们解决问题的方法。
在这里要感谢老师和同学在课程设计中给予我的无私帮助！！参考资料:①《数字逻辑》―中国科学技术大学出版社②《数字逻辑实验指导书》③《数字逻辑EDA设计与实践MAX+plusII与QuartusII双剑合璧》―国防工业出版社。