数字逻辑课程设计论文
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3.1 方案设计简图····························4 3.2 系统硬件各部分介绍组成···················5 3.2.1．74LS194 寄存器介绍·····················5 3.2.2. 74LS74 触发器介绍·······················7 3.2.3.74LS283 加法器介绍······················12 4、电路箱上的电路设计···························16 4.1 设计思想·······························16 4.2 原理图设计·······························18 5、 Multisim 软件上的仿真······················19 6、实验及调试·································19 6.1、硬件实物······························19 6.2 硬件实物说明与使用说明··················20
3.2.3.74LS283 加法器介绍 1、内部原理：
- 12 -
由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种 多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决 定，而与低位的进位无关。现在介绍超前进位的概念。
由全加器的真值表可得 Si 和 Ci 的逻辑表达式：
定义两个中间变量 Gi 和 Pi： 当 Ai＝Bi＝1 时，Gi＝1，由 Ci 的表达式可得 Ci＝1，即产生进位， 所以 Gi 称为产生量变 。若 Pi＝1，则 Ai·Bi＝0，Ci＝Ci-1，即 Pi＝1 时，低位的进位能传送到高位的进位输出端，故 Pi 称为传输变量，这 两个变量都与进位信号无关。
整个硬件实物完成后可以通过电路箱进行供电，使用方便；显 示的效果相对较小，操作简单。只要手动控制 A 和 B 的输入、点动 移位开关以及脉冲开关就可以看到效果。
关键词：74LS283 超前进位加法器 双移位寄存器 74LS194 74LS74 触发器 四位二进制的加
目录
-2-
1、前言·········································4 2、测量范围·····································4 3、方案设计·····································4
华南农业大学珠江学院 数字课程设计论文
一个全加器的多位加法器电路系统
来自百度文库主负责成员： 组队成员：
所在系： 年级专业： 指导老师：
2011 年 6 月 15 日
摘要
-1-
随着科技的日益发展，电子技术领域的发展有了很大的跨越。加 法器在人们的生活中得到了广泛的运用，尤其在计算机方面的内部硬 件中更是必不可缺。我们可以使用多位加法器来实现多位二进制数加 法的运算，这样，我们就实现了计算机里面二进制数码的计算的一小 部分。为了能检验这样的效果，我们设计只用一个全加器实现多位二 进制数相加的电路系统。在该设计中，我们主要针对两个四位二进制 数相加而出发，该设计采用了双移位寄存器 74LS194 芯片为整个设计 的核心，这样就达到了两个一位二进制数可以实现两个四位二进制数 的相加。
6.2.1 硬件实物说明··························20 6.2.2 使用说明······························21 7、操作结果评价······························21 8、结束语··································22
CP 脉冲的输入（上升沿起作用）作为同步移位脉冲,数据（码） 的移位操作由“左移控制”端控制,数码是从串行输入端输入,输出可以 是串行输出或并行输出。移位寄存器在应用中需要左移、右移、保持、 并行输入输出或串行输入输出等多种功能。它的管脚排列见图 40,逻 辑功能见表 19
2、74LS194 具有如下功能： （1）清除：当 CR= 0 时,不管其它输入为何状态,输出为全 0 状态。 （2）保持：CP = 0,CR = 1 时,其它输入为任意状态,输出状态保持。或 者 CR = 1,M1、M0 均为 0,其它输入为任意状态,输出状态也将保持。
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2、工作原理: SD 和 RD 接至基本 RS 触发器的输入端，它们分别是预置和清零端， 低电平有效。当 SD=0 且 RD=1 时,不论输入端 D 为何种状态，都会使 Q=1，Q=0，即触发器置 1；当 SD=1 且 RD=0 时，触发器的状态为 0,S D 和 RD 通常又称为直接置 1 和置 0 端。我们设它们均已加入了高电 平，不影响电路的工作。工作过程如下： 1.CP=0 时，与非门 G3 和 G4 封锁，其输出 Q3=Q4=1，触发器的状态不 变。同时，由于 Q3 至 Q5 和 Q4 至 Q6 的反馈信号将这两个门打开，因 此可接收输入信号 D，Q5=D，Q6=Q5=D。 2.当 CP 由 0 变 1 时触发器翻转。这时 G3 和 G4 打开，它们的输入 Q3 和 Q4 的状态由 G5 和 G6 的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基 本 RS 触发器的逻辑功能可知，Q=D。 3.触发器翻转后，在 CP=1 时输入信号被封锁。这是因为 G3 和 G4 打 开后，它们的输出 Q3 和 Q4 的状态是互补的,即必定有一个是 0，若 Q 3 为 0，则经 G3 输出至 G5 输入的反馈线将 G5 封锁，即封锁了 D 通往 基本 RS 触发器的路径；该反馈线起到了使触发器维持在 0 状态和阻 止触发器变为 1 状态的作用,故该反馈线称为置 0 维持线,置 1 阻塞 线。Q4 为 0 时，将 G3 和 G6 封锁，D 端通往基本 RS 触发器的路径也 被封锁。Q4 输出端至 G6 反馈线起到使触发器维持在 1 状态的作用， 称作置 1 维持线；Q4 输出至 G3 输入的反馈线起到阻止触发器置 0 的 作用,称为置 0 阻塞线。因此，该触发器常称为维持-阻塞触发器。总 之，该触发器是在 CP 正跳沿前接受输入信号，正跳沿时触发翻转， 正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发
最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并 且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概 念。其真实参数由实验测定。
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通过图 7.8.5 中的逻辑符号和 D 触发器 74HC74 的逻辑功能表我们可 以看出，HC74 是带有预置、清零输入，上跳沿触发的边沿触发器。 6、芯片引脚图：
4、芯片实物图：
-6-
5、Multisim 软件上的电路图：
3.2.2. 74LS74 触发器介绍 1、74LS74 触发器内部结构
在 TTL 电路中，比较典型的 d 触发器电路有 74ls74。74ls74 是 一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独 立的边沿触发 d 触发器电路。
该设计的思想是：将 74LS283 这种四位二进制数超前进位加法 器的 A3A2A1 三个运算输入端都连接到 5V 的电源，以及 B3B2B1 三 个运算输入端都连接地，这样就可以实现两个一位二进制数的相加。 再借助两个双移位寄存器 74LS194 分别对 74LS283 加法器中的 A 和 B 两个输入的二进制数（1 或 0）的移位。为了解决两个二进制数相 加中出现的进位问题，我们在该电路中添加了一个 74LS74 的触发器 来对两个二进制数的进位的保存和输出。以上的设计思路可以通过加 法器、移位寄存器以及触发器来帮助我们实现四位二进制的加法。最 后，我们可以借助 5 个二极管来显示我们要设计的效果。
- 14 -
2、引脚端介绍 1）74LS283 可进行两个 4 位二进制数的加法运算，每位有和输出Σ1~Σ4， 进位由第四位得到 C4. 2）引出端符号: A1–A4 运算输入端 B1–B4 运算输入端 C0 进位输入端 Σ1–Σ4 和输出端 C4 进位输出端
1、前言
-3-
通过采用移位寄存器对一位二进制数的加法器移位来实现四位二 进制数的加法器，它可以帮助我们实现两个四位二进制数的相加。该 电路可以让我们更进一步的了解二进制数相加后的结果。 2、测量范围 1）使用 5V 直流电源供电。 2）电阻 50Ω。 3、方案设计 3.1 方案设计简图
移位寄存 器（A）
将 Gi 和 Pi 代入 Si 和 Ci 得： 进而可得各位进位信号的罗辑表达如下：
- 13 -
由上式可知，因为进位信号只与变量 Gi、Pi 和 C-1 有关，而 C-1 是 向最低位的进位信号，其值为 0，所以各位的进位信号都只与两个加 数有关，它们是可以并行产生的。根据超前进位概念构成的集成４位 加法器 74LS283 的逻辑图如下所示。
-9-
器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能 力和更高的工作速度。 3、.特征方程 Qn+1=D 4、状态转移图
5 脉冲特性: 1）.建立时间:由图 7.8.4 维持阻塞触发器的电路可见,由于 CP 信号 是加到门 G3 和 G4 上的,因而在 CP 上升沿到达之前门 G5 和 G6 输出端 的状态必须稳定地建立起来。输入信号到达 D 端以后，要经过一级门 电路的传输延迟时间 G5 的输出状态才能建立起来,而 G6 的输出状态 需要经过两级门电路的传输延迟时间才能建立,因此 D 端的输入信号 必须先于 CP 的上升沿到达，而且建立时间应满足： test≥2tpd。 2）.保持时间：由图 7.8.4 可知，为实现边沿触发,应保证 CP=1 期间 门 G6 的输出状态不变,不受 D 端状态变化的影响。为此，在 D=0 的情 况下，当 CP 上升沿到达以后还要等门 G4 输出的低电平返回到门 G6 的输入端以后,D 端的低电平才允许改变。因此输入低电平信号的保 持时间为 tHL≥tpd。在 D=1 的情况下，由于 CP 上升沿到达后 G3 的 输出将 G4 封锁，所以不要求输入信号继续保持不变,故输入高电平信 号的保持时间 tHH=0。
移位寄存 器（B）
四位二进 制数加法 器
3.2 系统硬件各部分介绍组成
-4-
个四位二 进制数相 加的结果
3.2.1．74LS194 寄存器介绍 1、芯片工作原理
有移位逻辑功能的寄存器称为移位寄存器。移位功能是每位触 发器的输出与下一级触发器的输入相连而形成的。它可以起到多方面 的作用,可以存贮或延迟输入/输出信息,也可以用来把串行的二进制 数转换为并行的二进制数（串并转换）或者相反（并串转换）。在计 算机电路中还应用移位寄存器来实现二进制的乘 2 和除 2 功能。
-5-
（3）置数（送数）：CR= 1,M1 = M0 = 1,在 CP 脉冲上升沿时,将数据 输入端数据 D0、D1、D2、D3 置入 Q0、Q1、Q2、Q3 中并寄存。 （4）右移：CR= 1,M1 = 0,M0= 1,在 CP 脉冲上升沿时,实现右移操作, 此时若 DSR= 0,则 0 向 Q0 移位,若 DSR= 1,则 1 向 Q0 移位。 （5）左移：CR= 1,M1= 1,M0= 0,在 CP 脉冲上升沿时,实现左移功能。 此时若 DSL= 0,则把 0 向 Q3 移位,若 DSL= 1,则把 1 向 Q3 移位。 3、内部结构图如：
- 10 -
3）.传输延迟时间：由图 7.8.3 不难推算出，从 CP 上升沿到达时开 始计算,输出由高电平变为低电平的传输延迟时间 tPHL 和由低电平 变为高电平的传输延迟时间 tPLH 分别是:tPHL=3tpd tPLH=2tpd
4）.最高时钟频率：为保证由门 G1～G4 组成的同步 RS 触发器能可靠 地翻转，CP 高电平的持续时间应大于 tPHL,所以时钟信号高电平的 宽度 twl 应大于 tPHL。而为了在下一个 CP 上升沿到达之前确保门 G 5 和 G6 新的输出 电平得以稳定地建立，CP 低电平的持续时间不应小 于门 G4 的传输延迟时间和 test 之和，即时钟信号低电平的宽度 tWL ≥stetted，因此得到:
3.2.3.74LS283 加法器介绍 1、内部原理：
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由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种 多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决 定，而与低位的进位无关。现在介绍超前进位的概念。
由全加器的真值表可得 Si 和 Ci 的逻辑表达式：
定义两个中间变量 Gi 和 Pi： 当 Ai＝Bi＝1 时，Gi＝1，由 Ci 的表达式可得 Ci＝1，即产生进位， 所以 Gi 称为产生量变 。若 Pi＝1，则 Ai·Bi＝0，Ci＝Ci-1，即 Pi＝1 时，低位的进位能传送到高位的进位输出端，故 Pi 称为传输变量，这 两个变量都与进位信号无关。
整个硬件实物完成后可以通过电路箱进行供电，使用方便；显 示的效果相对较小，操作简单。只要手动控制 A 和 B 的输入、点动 移位开关以及脉冲开关就可以看到效果。
关键词：74LS283 超前进位加法器 双移位寄存器 74LS194 74LS74 触发器 四位二进制的加
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1、前言·········································4 2、测量范围·····································4 3、方案设计·····································4
华南农业大学珠江学院 数字课程设计论文
一个全加器的多位加法器电路系统
来自百度文库主负责成员： 组队成员：
所在系： 年级专业： 指导老师：
2011 年 6 月 15 日
摘要
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随着科技的日益发展，电子技术领域的发展有了很大的跨越。加 法器在人们的生活中得到了广泛的运用，尤其在计算机方面的内部硬 件中更是必不可缺。我们可以使用多位加法器来实现多位二进制数加 法的运算，这样，我们就实现了计算机里面二进制数码的计算的一小 部分。为了能检验这样的效果，我们设计只用一个全加器实现多位二 进制数相加的电路系统。在该设计中，我们主要针对两个四位二进制 数相加而出发，该设计采用了双移位寄存器 74LS194 芯片为整个设计 的核心，这样就达到了两个一位二进制数可以实现两个四位二进制数 的相加。
6.2.1 硬件实物说明··························20 6.2.2 使用说明······························21 7、操作结果评价······························21 8、结束语··································22
CP 脉冲的输入（上升沿起作用）作为同步移位脉冲,数据（码） 的移位操作由“左移控制”端控制,数码是从串行输入端输入,输出可以 是串行输出或并行输出。移位寄存器在应用中需要左移、右移、保持、 并行输入输出或串行输入输出等多种功能。它的管脚排列见图 40,逻 辑功能见表 19
2、74LS194 具有如下功能： （1）清除：当 CR= 0 时,不管其它输入为何状态,输出为全 0 状态。 （2）保持：CP = 0,CR = 1 时,其它输入为任意状态,输出状态保持。或 者 CR = 1,M1、M0 均为 0,其它输入为任意状态,输出状态也将保持。
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2、工作原理: SD 和 RD 接至基本 RS 触发器的输入端，它们分别是预置和清零端， 低电平有效。当 SD=0 且 RD=1 时,不论输入端 D 为何种状态，都会使 Q=1，Q=0，即触发器置 1；当 SD=1 且 RD=0 时，触发器的状态为 0,S D 和 RD 通常又称为直接置 1 和置 0 端。我们设它们均已加入了高电 平，不影响电路的工作。工作过程如下： 1.CP=0 时，与非门 G3 和 G4 封锁，其输出 Q3=Q4=1，触发器的状态不 变。同时，由于 Q3 至 Q5 和 Q4 至 Q6 的反馈信号将这两个门打开，因 此可接收输入信号 D，Q5=D，Q6=Q5=D。 2.当 CP 由 0 变 1 时触发器翻转。这时 G3 和 G4 打开，它们的输入 Q3 和 Q4 的状态由 G5 和 G6 的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基 本 RS 触发器的逻辑功能可知，Q=D。 3.触发器翻转后，在 CP=1 时输入信号被封锁。这是因为 G3 和 G4 打 开后，它们的输出 Q3 和 Q4 的状态是互补的,即必定有一个是 0，若 Q 3 为 0，则经 G3 输出至 G5 输入的反馈线将 G5 封锁，即封锁了 D 通往 基本 RS 触发器的路径；该反馈线起到了使触发器维持在 0 状态和阻 止触发器变为 1 状态的作用,故该反馈线称为置 0 维持线,置 1 阻塞 线。Q4 为 0 时，将 G3 和 G6 封锁，D 端通往基本 RS 触发器的路径也 被封锁。Q4 输出端至 G6 反馈线起到使触发器维持在 1 状态的作用， 称作置 1 维持线；Q4 输出至 G3 输入的反馈线起到阻止触发器置 0 的 作用,称为置 0 阻塞线。因此，该触发器常称为维持-阻塞触发器。总 之，该触发器是在 CP 正跳沿前接受输入信号，正跳沿时触发翻转， 正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发
最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并 且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概 念。其真实参数由实验测定。
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通过图 7.8.5 中的逻辑符号和 D 触发器 74HC74 的逻辑功能表我们可 以看出，HC74 是带有预置、清零输入，上跳沿触发的边沿触发器。 6、芯片引脚图：
4、芯片实物图：
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5、Multisim 软件上的电路图：
3.2.2. 74LS74 触发器介绍 1、74LS74 触发器内部结构
在 TTL 电路中，比较典型的 d 触发器电路有 74ls74。74ls74 是 一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独 立的边沿触发 d 触发器电路。
该设计的思想是：将 74LS283 这种四位二进制数超前进位加法 器的 A3A2A1 三个运算输入端都连接到 5V 的电源，以及 B3B2B1 三 个运算输入端都连接地，这样就可以实现两个一位二进制数的相加。 再借助两个双移位寄存器 74LS194 分别对 74LS283 加法器中的 A 和 B 两个输入的二进制数（1 或 0）的移位。为了解决两个二进制数相 加中出现的进位问题，我们在该电路中添加了一个 74LS74 的触发器 来对两个二进制数的进位的保存和输出。以上的设计思路可以通过加 法器、移位寄存器以及触发器来帮助我们实现四位二进制的加法。最 后，我们可以借助 5 个二极管来显示我们要设计的效果。
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2、引脚端介绍 1）74LS283 可进行两个 4 位二进制数的加法运算，每位有和输出Σ1~Σ4， 进位由第四位得到 C4. 2）引出端符号: A1–A4 运算输入端 B1–B4 运算输入端 C0 进位输入端 Σ1–Σ4 和输出端 C4 进位输出端
1、前言
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通过采用移位寄存器对一位二进制数的加法器移位来实现四位二 进制数的加法器，它可以帮助我们实现两个四位二进制数的相加。该 电路可以让我们更进一步的了解二进制数相加后的结果。 2、测量范围 1）使用 5V 直流电源供电。 2）电阻 50Ω。 3、方案设计 3.1 方案设计简图
移位寄存 器（A）
将 Gi 和 Pi 代入 Si 和 Ci 得： 进而可得各位进位信号的罗辑表达如下：
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由上式可知，因为进位信号只与变量 Gi、Pi 和 C-1 有关，而 C-1 是 向最低位的进位信号，其值为 0，所以各位的进位信号都只与两个加 数有关，它们是可以并行产生的。根据超前进位概念构成的集成４位 加法器 74LS283 的逻辑图如下所示。
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器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能 力和更高的工作速度。 3、.特征方程 Qn+1=D 4、状态转移图
5 脉冲特性: 1）.建立时间:由图 7.8.4 维持阻塞触发器的电路可见,由于 CP 信号 是加到门 G3 和 G4 上的,因而在 CP 上升沿到达之前门 G5 和 G6 输出端 的状态必须稳定地建立起来。输入信号到达 D 端以后，要经过一级门 电路的传输延迟时间 G5 的输出状态才能建立起来,而 G6 的输出状态 需要经过两级门电路的传输延迟时间才能建立,因此 D 端的输入信号 必须先于 CP 的上升沿到达，而且建立时间应满足： test≥2tpd。 2）.保持时间：由图 7.8.4 可知，为实现边沿触发,应保证 CP=1 期间 门 G6 的输出状态不变,不受 D 端状态变化的影响。为此，在 D=0 的情 况下，当 CP 上升沿到达以后还要等门 G4 输出的低电平返回到门 G6 的输入端以后,D 端的低电平才允许改变。因此输入低电平信号的保 持时间为 tHL≥tpd。在 D=1 的情况下，由于 CP 上升沿到达后 G3 的 输出将 G4 封锁，所以不要求输入信号继续保持不变,故输入高电平信 号的保持时间 tHH=0。
移位寄存 器（B）
四位二进 制数加法 器
3.2 系统硬件各部分介绍组成
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个四位二 进制数相 加的结果
3.2.1．74LS194 寄存器介绍 1、芯片工作原理
有移位逻辑功能的寄存器称为移位寄存器。移位功能是每位触 发器的输出与下一级触发器的输入相连而形成的。它可以起到多方面 的作用,可以存贮或延迟输入/输出信息,也可以用来把串行的二进制 数转换为并行的二进制数（串并转换）或者相反（并串转换）。在计 算机电路中还应用移位寄存器来实现二进制的乘 2 和除 2 功能。
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（3）置数（送数）：CR= 1,M1 = M0 = 1,在 CP 脉冲上升沿时,将数据 输入端数据 D0、D1、D2、D3 置入 Q0、Q1、Q2、Q3 中并寄存。 （4）右移：CR= 1,M1 = 0,M0= 1,在 CP 脉冲上升沿时,实现右移操作, 此时若 DSR= 0,则 0 向 Q0 移位,若 DSR= 1,则 1 向 Q0 移位。 （5）左移：CR= 1,M1= 1,M0= 0,在 CP 脉冲上升沿时,实现左移功能。 此时若 DSL= 0,则把 0 向 Q3 移位,若 DSL= 1,则把 1 向 Q3 移位。 3、内部结构图如：
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3）.传输延迟时间：由图 7.8.3 不难推算出，从 CP 上升沿到达时开 始计算,输出由高电平变为低电平的传输延迟时间 tPHL 和由低电平 变为高电平的传输延迟时间 tPLH 分别是:tPHL=3tpd tPLH=2tpd
4）.最高时钟频率：为保证由门 G1～G4 组成的同步 RS 触发器能可靠 地翻转，CP 高电平的持续时间应大于 tPHL,所以时钟信号高电平的 宽度 twl 应大于 tPHL。而为了在下一个 CP 上升沿到达之前确保门 G 5 和 G6 新的输出 电平得以稳定地建立，CP 低电平的持续时间不应小 于门 G4 的传输延迟时间和 test 之和，即时钟信号低电平的宽度 tWL ≥stetted，因此得到: