电阻类型

Poly电阻是CMOS或者BICMOS中特有的电阻类型,轻搀杂Poly电阻方块电阻数在几百到几千之间,重搀杂电阻电阻数在25—50之间.一般是使用NSD或者PSD进行搀杂.而不用其他N或P型层次.

Poly电阻的大小不仅仅和搀杂浓度有关,还和晶格方向有关.在晶体表面,晶格方向比较杂乱一点,所以电阻也比晶格比较整齐的内部要大,如果Poly电阻比较细的时候,单位电阻较大.尤其对于轻搀杂的Poly电阻.

各种不同的Poly电阻温度系数不同,轻搀杂的poly电阻会出现负温度系数,而重搀杂的poly电阻则肯定为正温度系数.例如一些方块电阻数在2000左右的poly电阻,温度系数会为负.所以会出现一个温度系数几乎为零的搀杂浓度,但是这样的浓度很难控制.大概在方块电阻数为200左右的地方.一般工艺的偏差会导致难以控制.不过我们要尽量将温度系数控制在250ppm/摄氏度.

Poly电阻在电阻头的地方一般都是经过重搀杂的,这样才能减小接触电阻.所以一般Poly电阻都是由电阻头和电阻身体部分组成.一般工艺下poly电阻的宽度偏差在10%,所以poly电阻的计算时,要注意电阻的修正参数. Poly电阻最好画在场氧上,这样可以减小衬底和它之间的电容,同时可以减小其他因素造成的电阻偏差.一般可以选用上层poly做poly电阻,在bicmos 中,可以在poly电阻下面做deep-N+.这样可以增加poly电阻下面的氧化层.不过要注意deep-N+一定要超出poly电阻的边缘几微米.

Poly电阻不能适应瞬态电流变化,因为poly电阻下面是厚氧化层,导热效果很差,并且poly电阻在一定温度下,晶格会产生变化,从而导致电阻系数变化很大.所以要将poly电阻使用在合适的地方.

不是所有bicmos工艺可以提供合适的电阻,因为poly做栅极的时候会通过重搀杂导致poly电阻系数很低,如果没有特殊的层次进行分辨,那么poly层就会因为电阻系数太低而不适合做电阻.尤其在silicided工艺下,poly电阻方块电阻数会降到2欧姆左右,所以必须使用如N-Well电阻等其他电阻.或者通过一些层次将需要重搀杂和silicided的地方与不需要的地方区分开. Poly电阻是非常好的电阻选择,因为poly电阻偏差小,温度系数可以控制,同时不需要单独的岛.所以通常情况下,大家都会选择poly电阻.

布局前的准备:

1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.

2 Cell名称不能以数字开头.否则无法做DRACULA检查.

3 布局前考虑好出PIN的方向和位置

4 布局前分析电路，完成同一功能的MOS管画在一起

5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。

6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.

7 在正确的路径下(一般是进到~/opus)打开icfb.

8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.

9 将不同电位的N井找出来.

10 更改原理图后一定记得check and save

11 完成每个cell后要归原点

12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device 器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).

13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb 如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。

14 尽量用最上层金属接出PIN。

15 接出去的线拉到cell边缘,布局时记得留出走线空间.

16 金属连线不宜过长；

17 电容一般最后画，在空档处拼凑。

18 小尺寸的mos管孔可以少打一点.

19 LABEL标识元件时不要用y0层，mapfile不认。

20 管子的沟道上尽量不要走线;M2的影响比M1小.

21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.

22 多晶硅栅不能两端都打孔连接金属。

23 栅上的孔最好打在栅的中间位置.

24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.

25 一般打孔最少打两个

26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.

27 薄氧化层是否有对应的植入层

28 金属连接孔可以嵌在diffusion的孔中间.

29 两段金属连接处重叠的地方注意金属线最小宽度

30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。

31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。

32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.

33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。

34 Pad的pass窗口的尺寸画成整数90um.

35 连接Esd电路的线不能断，如果改变走向不要换金属层

36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.