秒脉冲发生器
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设计题目:秒脉冲发生器的设计
设计小组:第三组
1 秒脉冲发生器整体设计方案
1.1秒脉冲发生设计方案概述
秒脉冲发生器是由100HZ时钟产生电路和分频电路两部分构成,其中100HZ时钟产生电路主要由555定时器组成的时钟电路,主要用来产生100HZ的脉冲信号;分频电路主要由74LS192组成的100进制计数器电路,主要用于将100HZ 脉冲信号分成1HZ脉冲信号。该方案通过了Multisim软件仿真,并得到了1HZ的脉冲信号,基本实现了工程训练的要求。
1.2 秒脉冲发生器整体设计电路设计图
图1 秒脉冲发生器整体设计电路设计图1.3 秒脉冲发生器整体设计电路仿真图
图2 秒脉冲发生器整体设计电路仿真图
2 各分电路的元件介绍及设计方案
2.1 100HZ时钟产生电路
图3 100HZ时钟产生电路
2.1.1元件介绍
555芯片引脚图及引脚描述:
555的8脚是集成电路工作电压输入端,电压为5~18V,以UCC表示;从分压器上看出,上比较器A1的5脚接在R1和R2之间,所以5脚的电压固定在2UCC/3上;下比较器A2接在R2与R3之间,A2的同相输入端电位被固定在UCC/3上。
1脚为地。2脚为触发输入端;3脚为输出端,输出的电平状态受触发器控制,而触发器受上比较器6脚和下比较器2脚的控制。
当触发器接受上比较器A1从R脚输入的高电平时,触发器被置于复位状态,3脚输出低电平;
2脚和6脚是互补的,2脚只对低电平起作用,高电平对它不起作用,即电压小于1Ucc/3,此时3脚输出高电平。6脚为阈值端,只对高电平起作用,低电平对它不起作用,即输入电压大于2 Ucc/3,称高触发端,3脚输出低电平,但有一个先决条件,即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc,输出电流最大可打200mA。
4脚是复位端,当4脚电位小于0.4V时,不管2、6脚状态如何,输出端3脚都输出低电平。
5脚是控制端。
7脚称放电端,与3脚输出同步,输出电平一致,但7脚并不输出电流,所以3脚称为实高(或低)、7脚称为虚高。
图4 555定时器引脚图
2.1.2 100HZ时钟产生电路设计方案
100HZ时钟产生电路是由555定时器、电阻、电容组成的,电路的设计及其工作波形见图3。接通电源后,电源VCC通过R1和R2对电容C充电,当Uc<1/3VCC 时,振荡器输出Vo=1,放电管截止。当Uc充电到≥2/3VDD后,振荡器输出Vo翻转成0,此时放电管导通,使放电端(DIS)接地,电容C通过R2对地放电,使Uc 下降。当Uc下降到≤1/3VCC后,振荡器输出Vo又翻转成1,此时放电管又截止,使放电端(DIS)不接地,电源VCC通过R1和R2又对电容C充电,又使Uc从1/3VCC 上升到2/3VCC,触发器又发生翻转,如此周而复始,从而在输出端Vo得到连续变化的振荡脉冲波形。脉冲宽度TL≈0.7R2C,由电容C放电时间决定;TH=0.7(R1+R2)C,由电容C充电时间决定,脉冲周期T≈TH+TL。
图5 555定时器构成的多谐振荡器及波形图
2.2 分频电路
图6 分频电路
2.2.1 元件介绍
十进制可逆计数器74LS192引脚图管脚及功能表:
74LS192是同步十进制可逆计数器,它具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如下所示:
图7 74LS192的引脚排列及逻辑符号
(a)引脚排列 (b) 逻辑符号
图中:为置数端,为加计数端,为减计数端,为非同步进位输出端,为非同步借位输出端,P0、P1、P2、P3为计数器输入端,为清除端,Q0、Q1、Q2、Q3为数据输出端。
其功能表如下:
输入输出
P3 P2 P1 P0 Q3 Q2 Q1 Q0
1 ×××××××0 0 0 0
0 0 ×× d c b a d c b a
0 1 1 ××××加计数
0 1 1 ××××减计数
2.2.2 分频电路设计方案
分频电路是由两个74LS192芯片组成的,用74LS192芯片的加计数功能。由74LS192芯片的功能表可以看出,当清零端为0,置数端为1,减计数端为1时,给第一个74LS192芯片的加计数端加上脉冲信号,来一个脉冲,计一个数,当计够10个数时,第一个74LS192芯片的进位端进一位给第二个74LS192芯片的加计数端,当第二个74LS192芯片也计够10个数时,也进一位,如此循环下去,便可以将100HZ脉冲信号分成1HZ脉冲信号。
3 主要元器件清单