触发器

【题目1】：触发器的电路结构和逻辑功能之间有无固定的对应关系？【解题方法】：触发器的电路结构类型决定了它的触发方式；而触发器的逻辑功能和电路结构之间没有固定的对应关系。

【解答过程】：触发器的电路结构和逻辑功能是两个不同的概念。

触发器各种逻辑功能是指它的次态和现态与输入之间的逻辑关系。

我们在定义这些逻辑关系时没有涉及电路采用了什么结构形式的问题。

这里所说的电路结构，是指触发器的各种具体电路的组成形式。

在时钟信号到达时，不同电路结构的触发器的动作特点（即触发方式）不同。

所以触发器电路结构的类型决定了它的触发方式。

图E4b2042-043-04401Z 01 用同一种电路结构形式构成不同逻辑功能的触发器图E4b2042-043-04401Z 02 同一种逻辑功能的触发器可以有不同的电路结构由此可见，触发器的逻辑功能和电路结构之间没有固定的对应关系。

用同一种电路结构形式可以构成不同逻辑功能的触发器；属于同一种逻辑功能的触发器可以有不同的电路结构形式。

例如图E4b2042-043-04401Z 01的两个触发器都是同步RS结构，所以具有相同的动作特点（都是电平触发方式），但逻辑功能不同。

其中图（a）是RS触发器，而图（b）是D触发器。

又例如在图E4b2042-043-04401Z 02中，两个触发器都是JK触发器，逻辑功能相同，但由于电路结构形式不同，所以动作特点（触发方式）不一样，图（a）触发器属于电平触发方式，而图（b）触发器属于边沿（上升沿）触发方式。

各种逻辑功能与各种电路结构的不同组合，就产生了许多种触发器的具体产品。

这也就是触发器种类繁多的原因所在。

为了正确使用触发器器件，必须了解它的逻辑功能和触发方式这两种属性。

为此，所有触发器器件的名称中都明确说明了它的这两种属性。

例如我们从产品手册上查到SN7470是“JK正边沿触发的触发器”，这就已经明确地说明了它的逻辑功能是JK型，触发方式是CP上升沿边沿触发。

因为触发器的电路结构与触发方式有固定的对应关系，所以有时在名称里给出电路结构类型。

知道了电路结构类型也就知道了触发方式属于哪一种。

【题目2】：电平触发器和边沿触发器有什么区别？空翻现象是怎么发生的？【相关知识】：触发器触发方式：电平触发和边沿触发。

掌握其结构及动作特点。

【解题方法】：电平触发器在时钟CP高电平期间接收输入信号而改变触发器输出状态。

CP端无标识。

边沿触发器在时钟CP上升沿或下降沿到达时刻接收输入信号而改变输出状态，而与此时刻前和后的输入状态无关，因此边沿触发器的抗干扰能力远强于电平触发器。

CP端有“>”标识为上升边沿触发；CP端有“o>”标识为下降沿触发。

【解答过程】：电平触发器存在空翻的原因：高电平触发的RS触发器在CP=1期间，接收R、S端的信号并且完成状态翻转，因此，在CP=1期间若输入信号发生多次变化，则触发器的输出状态也跟着发生相应的多次变化，这在某些情况下是不允许的。

我们以RS触发器接成计数型触发器为例来分析空翻现象。

将图E4b20420001Z01中的作为S端、Q作为R端，RS触发器便成了计数型触发器。

在计数时，计数脉冲从CP端加入，设触发器初态Q=0，则输入端R=0，，因此，当第一个CP脉冲到达时，触发器状态Q变为1。

这时，由于输入端的状态也随之变为R=Q=1，，于是当第二个CP脉冲到来时，触发器状态Q已变为0，这样就实现了计数触发器的逻辑功能，即来一个CP脉冲，触发器状态翻转一次。

但若CP脉冲的高电平时间较宽，则在CP脉冲到达时Q=0变为Q=1，使输入端状态改变为R=Q=1，，这时如CP仍保持高电平，触发器就会第二次翻转，使Q=1变为Q=0，若CP还是高电平，可产生第三次翻转……。

可见，这种结构的触发器在一个时钟脉冲作用下，触发器的状态可能发生两次以上的翻转现象，即所谓空翻现象。

【题目3】：主从触发器是如何接收信息和封锁信息的？【相关知识】：主从触发器的电路结构、工作原理及动作特点。

【解题方法】：从主从结构触发器的电路结构及其动作特点进行分析。

【解答过程】：主从结构触发器是由两个同步RS触发器组合而成的。

主触发器的输入接外加输入信号，从触发器的输入信号是主触发器的输出。

两个同步RS触发器的时钟信号相位相反，如图E4b20423001Z01所示。

TTL主从触发器是防止空翻，提高触发器可靠性的第一种产品。

这种主－从连接方式决定了它具有如下的动作特点：首先，触发器状态翻转时分两步动作完成。

第一步是CP＝1期间主触发器接收输入端S、R的信号，被置成相应的状态，而从触发器保持状态不变。

第二步，当CP回到0以后，主触发器保持状态不变，从触发器按照主触发器的状态翻转，输出端、被置成与、相同的状态。

其次，因为主触发器是一个同步RS触发器，所以它保留着同步RS触发器的动作特点，即CP＝1的全部时间里，输入信号的变化都能改变、的状态。

这种动作特点也叫做脉冲触发方式。

由于输出端状态的变化发生在CP的有效信号结束以后，所以也称之为延迟触发方式。

在触发器的图形逻辑符号中，用、端方框内的“”记号表示这种脉冲（延迟）触发方式。

在图E4b20423001Z01电路中，因为CP以高电平为有效信号，所以输出端、的变化发生在CP脉冲的下降沿。

如果CP以低电平为有效信号（CP输入端画有小圆圈），则输出状态的变化将发生在CP 脉冲的上升沿。

【题目4】：为什么说主从结构JK触发器的主触发器在一个时钟周期中最多只能翻转一次？为什么根据CP信号结束时的输入状态判断次态有时会得出错误的结果？【相关知识】：主从JK触发器电路结构及工作原理、动作特点。

【解题方法】：详细分析主从JK触发器的内部电路结构，从而掌握其工作原理及动作特点。

【解答过程】：首先解释为什么主从结构JK触发器的主触发器在一个时钟周期里最多只可能翻转一次的问题。

由图E4b20423002Z01的电路图中可以看到，由G5～G8组成的主触发器是典型的同步RS结构，属于电平触发方式。

如果没有从和端到G7、G8输入端的反馈线，那么在CP＝1的全部时间里J、K输入信号的变化都会引起主触发器输出、状态的变化。

而CP＝0期间主触发器将保持状态不变。

我们已经知道，在CP＝1的期间从触发器的状态是一直保持不变的，因而和有一个始终为0。

在将端接回到G8的输入、端接回到G7的输入以后，G7和G8当中肯定有一个被或的低电平封锁，无法接收输入的J或K的信号。

例如CP信号到来之前从触发器的输出为＝0、＝1，则CP＝1以后从触发器保持不变，端的0状态将G8封锁，端的1状态将G7打开，所以CP＝1期间主触发器只可能接收J＝1的信号，将主触发器置1，而K＝1信号不能通过门G8。

因此，在CP＝1期间一旦出现了J＝1信号，主触发器就被置1，此后即使在CP＝1结束前输入K＝1的信号，主触发器也不可能被置0。

同样道理，若主从JK触发器初始状态为＝1，则CP信号到来以后它只能接收K＝1的置0信号，而且一旦被置0以后不可能再被置1。

由此可见，无论主从JK触发器的初始状态是＝0还是＝1，在一个CP周期中它最多只会发生一次翻转，这是主从结构JK触发器特有的一个性质。

有的教材中把这叫做主从JK触发器的“一次翻转”现象。

下面我们来回答第二个问题，即为何根据CP信号结束时的J、K状态判断输出的次态有时会发生错误。

这个问题实际上是由上面的一个问题引起的。

首先让我们看一个例子。

假如主从JK触发器输入端J、K的电压将形如图2中所给出，我们来求出输出端、与之对应的波形。

设触发器的初始状态为＝0，因为在第一个CP高电平期间J＝1、K＝0，所以在第一个CP的下降沿到达后，输出变成＝1、＝0。

CP低电平期间和的状态保持不变。

第二个CP高电平期间J＝0、K＝1，所以CP下降沿到达时输出变为＝0、＝1。

第三个CP高电平期间出现一个暂短的J＝1信号，由于输出状态为＝0，所以主触发器能接收J＝1的信号而被置为＝1。

而由于CP＝1期间主触发器不可能接收K＝1的置0信号，所以虽然随后又出现过K＝1的信号，但主触发器的1状态将保持不变。

在第三个CP的下降沿到达时，从触发器将按主触发器的状态被置为＝1。

如果仅仅以CP下降沿到达时t3的输入来确定触发器的次态输出，则根据这时输入为J＝0、K＝0，输出状态应保持＝0不变。

这个结果显然是错误的。

从这个例子中我们可以总结出一条规则，就是对于主从结构的JK触发器，由于存在“一次翻转”特性，只有在CP＝1期间输入状态始终未变的情况下，用时钟信号结束时的输入状态决定次态输出才不会发生错误。

否则，必须首先判断时钟信号结束时主触发器的状态（和），然后由的状态决定次态输出的状态。

【题目5】：为什么时序逻辑电路在结构中必须含有一个存储电路，而且存储电路的输出还必须与输入变量一起决定电路的输出？【相关知识】：时序逻辑电路的特点。

【解题方法】：针对不同时序逻辑电路的特点归纳出一般时序逻辑电路的共同特点。

【解答过程】：时序逻辑电路区别于组合逻辑电路的根本特征在于它在任意时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态。

为了实现上述逻辑功能，时序电路就必须有记忆能力，把电路原来的状态保存下来，这就需要用存储电路，以存储电路的不同状态表示电路所处的不同状态。

存储电路应该能记忆电路工作过程中所有可能出现的状态，所以存储电路所具有的状态数目不能少于电路的状态数。

同时，为了使输出“不仅取决于当时的输入，而且还取决于电路原来的状态”，那么就必须将存储器的输出（即所记忆的状态）加到输出电路上，与输入的逻辑信号共同决定输出的逻辑状态。

因此，我们可以把时序电路典型的电路结构形式画成图E4b20510001Z01的形式。

不过，也不是每一个具体的时序电路都有图E4b20510001Z01所示的完整形式。

一种情况是输出只取决于存储电路的状态（即Y只是Q的函数，与X无关），我们把这种类型的时序电路叫做Moore型时序电路。

如图E4b20510001Z02的同步十六进制计数器电路就属于这一种没有输入逻辑变量的时序电路。

由于没有输入变量，所以每当CP脉冲到来时，电路便根据原来所处的状态转到相应的次态，并给出由存储电路决定的输出信号C。

还有一种情况是有的时序电路中看不到组合逻辑电路部分，例如图E4b20510001Z03中的移位寄存器就属于这一种。

其实我们也可以想象成它的组合电路部分全部是由一些同相器（输出与输入的逻辑状态相等的门电路）组成的，只是不必画出来，这样在电路中就找不到组合电路部分了。

不论是以上特例的哪一种，这些电路仍然都具有时序电路的基本特征，这就是任何时刻的输出都与电路原来的状态有关。

因此，都需要用驱动方程、状态方程和输出方程这三个方程才能完整地描述它们的逻辑功能。