数字逻辑电路第4章触发器
数字电子技术基础-第四章-触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
第四章触发器()
Q
G2 门输出
Q RD Q
& G2 1 Q Q
1 SD
输入 SD RD 00 01 10 11
输出 QQ
10 01 不变
RD 1 功能说明
触发器置 1 （1态） 触发器置 0 （0态） 触发器保持原状态不变
(4-10)
2. 工作原理及逻辑功能
Q 1
G1
Q
输出既非 0 状态，
(4-24)
2. D 触发器旳特征表、特征方程、驱动表和状态转换图
D 触发器特征表
D Qn Qn+1 000 010 101 111
特征方程 Qn+1 = D
无约束
Qn+1 在 D = 10 时 就为 10，与 Qn 无关。
D 触发器驱动表 Qn Qn+1 D 00 0 01 1 10 0 11 1
核电子学基础Ⅱ
第四章 触发器
(4-1)
4.1 概 述
主要要求：
掌握常用触发器旳基本特征和作用。 了解触发器旳类型和逻辑功能旳描述措施。
(4-2)
一、触发器旳基本特征和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特征
(1)有两个稳定状态(简称稳态)，恰好用来表达逻辑 0 和 1。 (2)在输入信号作用下，触发器旳两个稳定状态可相互转换
称约束条件
(4-13)
[例] 设下图中触发器波初形始分状析态举为例0，试相应输入波形 画出 Q 和 Q 旳波形。
RD R
Q RD
SD S
Q SD
保持 置 0保持置 1 初态为 0，故保持为 0。
解：
Q
Q
数字电子技术课件第4章触发器
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
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20XXKnowledge Points知识点汇编《数字电子技能》知识点第1章数字逻辑根底1．数字信号、模仿信号的界说2．数字电路的分类3．数制、编码其及转化要求：能娴熟在10进制、2进制、8进制、16进制、8421BCD之间进行彼此转化。
举例1：（37.25）10= ( )2= ( )16= ( )8421BCD解：（37.25）10= (100101.01)2= ( 25.4)16= (00110111.00100101)8421BCD4．根本逻辑运算的特色与运算：见零为零，全1为1；或运算：见1为1，全零为零；与非运算：见零为1，全1为零；或非运算：见1为零，全零为1；异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；非运算：零变 1， 1变零；要求：娴熟运用上述逻辑运算。
5．数字电路逻辑功用的几种表明办法及彼此转化。
①真值表（组合逻辑电路）或状况转化真值表（时序逻辑电路）：是由变量的一切或许取值组合及其对应的函数值所构成的表格。
②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。
③卡诺图：是由表明变量的一切或许取值组合的小方格所构成的图形。
④逻辑图：是由表明逻辑运算的逻辑符号所构成的图形。
⑤波形图或时序图：是由输入变量的一切或许取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。
⑥状况图（只需时序电路才有）：描绘时序逻辑电路的状况转化联系及转化条件的图形称为状况图。
要求：把握这五种（对组合逻辑电路）或六种（对时序逻辑电路）办法之间的彼此转化。
6．逻辑代数运算的根本规矩①反演规矩：关于任何一个逻辑表达式Y，假如将表达式中的一切“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式便是函数Y的反函数Y（或称补函数）。
这个规矩称为反演规矩。
②对偶规矩：关于任何一个逻辑表达式Y，假如将表达式中的一切“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量坚持不变，则可得到的一个新的函数表达式Y＇，Y＇称为函Y的对偶函数。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
数字电路触发器
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
数字电子技术基础简明教程第4章触发器PPT课件
R S Qn 000 001 010 011 100 101 110 111
Qn＋1 × × 0 0 1 1 0 1
说明 触发器状态不定
触发器置0 触发器置1 触发器保持原状态不变
(4-12)
基本RS触发器的特性表
R S Qn
000 001 010 011 100 101 110 111
Qn+1
0 1 1 1 0 0 不用 不用
第4章 触发器
(4-1)
第一部分
整体概述
THE FIRST PART OF THE OVERALL OVERVIEW, PLEASE SUMMARIZE THE CONTENT
第4章 触发器
概述 4.1 基本触发器 4.2 同步触发器 4.3 边沿触发器 4.4 触发器的电气特性
(4-3)
概述
&
01
1
11
不变
S1
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
(4-9)
？ Q 1
1Q
&
&
S0
0R
SR 10 01 11 00
Q 0 1 不变 不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
Q RQ
逻辑 符号 有两个输 出端，一 个无小圆 圈，为Q 端，一个 有小圆圈， 为Q端。
(4-6)
二、工作原理
数字电子技术课后习题答案
ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间，每室设有 呼叫按钮，同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时，无论其它病室的 按钮是否按下，只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时，无论三、四号 病室的按钮是否按下，只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时，无 论四号病室的按钮是否按下，只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时，四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路，给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项，不存在相切的圈，故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中，已知 输入SD 、RD的波形图如下，试画出输出Q, Q
数字电子技术第四章(教案)触发器
《数字电子技术》教案第4章触发器（a）电路结构（b）逻辑符号图4-1 与非门组成的基本RS触发器（1）当1Q=，0Q=时，称为触发器的1状态。
（2）当0Q=，1Q=时，称为触发器的0状态。
4.2.2基本RS触发器的逻辑功能如表4-1所示为基本RS触发器的特性表（逻辑功能表），其中新的稳定状态1n Q+不仅与输入信号有关，而且与触发器接收输入信号前的原状态n Q有关。
表4-1 “与非门”组成的基本RS触发器特性表R S现态n Q次态1n Q+说明0 001××状态不定，不允许0 1010置01 00111置11 10101保持原状态在基本RS触发器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里（即S或R为0的全部时间），都能直接改变输出门Q或Q的状态。
（1）当0R =，1S =时，输出0Q =，R 端称为直接复位端。
（2）当0S =，1R =时，输出1Q =，S 端称为直接置位端。
4.3同步触发器4.3.1同步 R S 触发器只有在CP 端上出现时钟脉冲时，触发器的状态才能变化，此时触发器状态的改变与时钟脉冲同步，所以又称这类触发器为同步触发器。
如图4-2所示为同步RS 触发器的电路结构及逻辑符号图。
（a ）电路结构 （b ）逻辑符号图4-2 同步RS 触发器 与基本RS 触发器相比，同步RS 触发器增加了时钟控制端口，以实现对触发器状态转换的时间控制。
由图4-2（a ）可知，该电路由两个部分组成，一个是由与非门1G ，2G 组成的基本触发器；另一个是在基本触发器的基础上多加两个与非门3G ，4G 组成的输入控制电路。
其中，3G ，4G 是由时钟脉冲CP 控制的，具有时钟脉冲控制的触发器又称为时钟触发器。
图4-2（a ）所示的时钟脉冲为高电平有效，即触发器在CP 1=期间接收输入信号，在CP 0=时状态保持不变。
1．同步RS 触发器的逻辑功能（1）当CP 0=时，3G 和4G 被封锁，不管R 端和S 端的信号如何变化，输出都为1，触发器保持原状态不变，即1n n Q Q +=。
《数字逻辑与电路》复习题及答案
《数字逻辑与电路》复习题第一章数字逻辑基础（数制与编码）一、选择题1．以下代码中为无权码的为CD。
A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为AB 。
A.8421BCD码B. 5421BCD码C. 余三码D. 格雷码3．一位十六进制数可以用 C 位二进制数来表示。
A. １B. ２C. ４D. 164．十进制数25用8421BCD码表示为 B 。
A.10 101B.0010 0101C.100101D.101015．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。
A.（256）10B.（127）10C.（FF）16D.（255）106．与十进制数（53.5）10等值的数或代码为ABCD 。
A. (0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．与八进制数(47.3)8等值的数为：A B。
A.(100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)28.常用的BC D码有C D 。
A.奇偶校验码B.格雷码C.8421码D.余三码二、判断题（正确打√，错误的打×）1. 方波的占空比为0.5。
（√）2. 8421码1001比0001大。
（×）3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。
（√）4．格雷码具有任何相邻码只有一位码元不同的特性。
（√）5．八进制数（17）8比十进制数（17）10小。
（√）6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。
（√）7．十进制数（9）10比十六进制数（9）16小。
（×）8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。
（√）三、填空题1.数字信号的特点是在时间上和幅值上都是断续变化的，其高电平和低电平常用1和0来表示。
数字逻辑电路第4章触发器PPT课件
.
35
三、主从型触发器 1.主从RS触发器
下降沿 触发
第4章 4.2
CP上升沿到来主触发 器接收信号，从触发
器保持原态。
延迟输出
CP下降沿到来主触
发器被封锁，从触
发器接收主触发器
.
信号。
36
主从型触发器的动 作特点：
（触发器分两步动作） 当CP=1时，输入信号 进入主触发器，从触 发器CP=0被封锁； 当CP=0时，主触发器 被封锁，从触发器 CP=1被开启。
基本RS触发器亦称之为置位、复位触发器。
.
18
用或非门构成的基本RS触发器
第4章 4.2
输入高电 平有效
.
19
第4章 4.2
用或非门构成的基本RS触发器
特性表
用与非门构成的基本RS触发器
特性表
SD RD Qn Qn+1
000
001
1 01 1 00 010 011 110 111
0 保持 1
1 置‘1’
第四章 触发器
第4章目录
4.1 基本触发器
4.2 同步触发器 4.3 主从触发器 4.4 边沿触发器 4.5 时钟触发器的功能分类和转换
4.6 触发器的逻辑功能表示方法及转换
.
1
概述
和门电路一样，触发器也是构成各种复杂数字系 统的基本逻辑单元。触发器的基本逻辑功能是可以保 存1位二进制信息。
触发器具有什么功能 ?
特性方程: Qn+1=J Qn + K Qn
.
53
3. T 触发器与T 触发器
第4章 4.3
(1) T 触发器
把JK触发器的J、K端接在一起可构成T触发器。（一 般无专门定型产品）
数字电路答案第四章 时序逻辑电路1
第四章 时序逻辑电路本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。
触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。
本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。
本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。
第一节 基本知识、重点与难点一、基本知识（一）触发器的基本概念 1. 触发器特点触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。
触发器具有记忆功能，是构成时序电路的基本单元电路。
触发器具有两个稳定的状态0和1。
在不同的输入信号作用下，触发器可以置成0，也可以置成1。
当输入信号消失后，触发器能保持其状态不变。
2. 触发器控制信号触发器的外部控制信号分为三类：（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。
置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。
（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。
（3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。
3. 触发器类型触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。
按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。
4. 触发器逻辑功能描述方法触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。
描述触发器的逻辑功能常用方法有：（1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图（二）触发器的基本类型 1. 基本RS 触发器基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。
只要输入变化，输出立即变化。
基本RS 触发器的特征方程为：⎪⎩⎪⎨⎧=++=+1D D D D 1S R Q R S Q nn2. 同步RS 触发器同步RS 触发器在时钟脉冲CP 有效时，如CP =1期间，触发器的输出随输入信号的变化而改变。
数字电路—触发器(电工电子课件)
触发器按其稳定工作状态可分为双稳态触发器、单稳态触发器、 无稳态触发器（多谐振荡器）等；
按照其功能可分为 RS 触发器、JK 触发器和D 触发器等。在 汽车电路中应用较多的主要有RS触发器、 D 触发器等。
一、RS触发器 1.基本RS触发器 复位端
与非门
置位端
用一只非门将J、K两个输入端连接起来，并从J端引出作为D输 入端
Dn
Qn+1
0
0
1
1
汽车水箱水位过低报警器
汽车中央门锁控制电路
二、JK 触发器
1）结构上：两个可控RS触发器 构成。
2）工作过程 CP=1 时, =0。主触发器 工作，接受信号，从触发器 被封锁
CP=0， =1 时，主触发器被封锁
接受信号 输出信号
J
K
0
0
0
1
1
0
1
1
Qn+1
说明
Qn
不变记忆0ຫໍສະໝຸດ 置01置1
Qn
翻转、计数
三、 D 触发器 D触发器只有一个信息输入端D，故只需要一个控制信号
不允许
2.可控RS触发器
为了能有效地控制触发器的翻转时刻，在基本 RS 触发器的基 础上增加由两个与非门 C和D 构成的引导电路，就组成了可控 RS触发器
RD
SD
Q
说明
0
0
不变
记忆
复位
1
0
0
复位
0
1
1
置位
1
1
不定
不允许
其缺点是在时钟脉冲CP=1的期间，R、S 输入端状态的变化都 将引起触发器状态的相应改变，甚至发生多次翻转。这时如果 有干扰信号出现在输入端，也可能作出反应，使触发器出现不 正常的逻辑状态。此外当R=S=1 时，仍存在不定状态，应避 免出现。
数电实验报告_触发器
一、实验目的1. 理解触发器的概念和基本原理；2. 掌握触发器的逻辑功能和应用；3. 熟悉触发器电路的搭建和调试方法；4. 通过实验验证触发器的功能和应用。
二、实验原理触发器是一种具有记忆功能的电子电路，能够存储一个二进制信息。
它根据输入信号的变化，在一定的条件下可以改变其输出状态，从而实现数据的存储和传递。
触发器是数字电路中的基本单元，广泛应用于计数器、寄存器、存储器等数字系统中。
触发器主要分为两大类：电平触发器和边沿触发器。
电平触发器在输入信号保持一定电平期间，输出状态才会发生变化；而边沿触发器仅在输入信号的跳变沿处改变输出状态。
常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
以下分别介绍这些触发器的原理和逻辑功能。
1. RS触发器：由两个与非门交叉耦合而成，具有两个输入端（S、R）和两个输出端（Q、Q'）。
当S=0，R=1时，触发器置1；当S=1，R=0时，触发器置0；当S=0，R=0时，触发器保持原状态；当S=1，R=1时，触发器处于不确定状态。
2. D触发器：由一个与非门和两个反相器组成，具有一个输入端（D）和两个输出端（Q、Q'）。
当输入信号D变化时，触发器的输出状态随之变化，即D=1时，Q=1；D=0时，Q=0。
3. JK触发器：由两个与非门交叉耦合而成，具有两个输入端（J、K）和两个输出端（Q、Q'）。
当J=K=0时，触发器保持原状态；当J=1，K=0时，触发器置1；当J=0，K=1时，触发器置0；当J=K=1时，触发器翻转。
4. T触发器：由一个与非门和两个反相器组成，具有一个输入端（T）和两个输出端（Q、Q'）。
当T=1时，触发器翻转；当T=0时，触发器保持原状态。
三、实验内容及步骤1. 触发器电路搭建：根据实验原理，搭建RS触发器、D触发器、JK触发器和T触发器电路。
2. 触发器功能测试：通过改变输入信号，观察输出端Q的逻辑信号及其下一逻辑状态，验证触发器的逻辑功能。
数字电子技术》知识点
《数字电子技术》知识点第1章数字逻辑基础1．数字信号、模拟信号的定义2．数字电路的分类3．数制、编码其及转换要求：能熟练在10进制、2进制、8进制、16进制、8421BCD之间进行相互转换。
举例1：（）10= ( )2= ( )16= ( )8421BCD解：（）10= 2= ( 16= 8421BCD4．基本逻辑运算的特点与运算：见零为零，全1为1；或运算：见1为1，全零为零；与非运算：见零为1，全1为零；或非运算：见1为零，全零为1；异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；非运算：零变1，1变零；要求：熟练应用上述逻辑运算。
5．数字电路逻辑功能的几种表示方法及相互转换。
①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。
②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。
③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。
④逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。
⑤波形图或时序图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。
⑥状态图（只有时序电路才有）：描述时序逻辑电路的状态转换关系及转换条件的图形称为状态图。
要求：掌握这五种（对组合逻辑电路）或六种（对时序逻辑电路）方法之间的相互转换。
6．逻辑代数运算的基本规则①反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y的反函数Y（或称补函数）。
这个规则称为反演规则。
②对偶规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持不变，则可得到的一个新的函数表达式Y＇，Y＇称为函Y 的对偶函数。
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b
画出基本RS触发器 例：画出基本 触发器 的输出端波形图， 的输出端波形图，假设 Q端的初始状态为 0 。 端的初始状态为
S
R
R
S
Q Q
第4章4.2 章
基本RS触发器符号 基本RS触发器符号: 触发器符号:
SD RD 输入低电 平有效
Q Q Q的非
2.动作特点 2.动作特点
由于输入信号直接加在基本RS触发器的输出门上，输入 由于输入信号直接加在基本RS触发器的输出门上， RS触发器的输出门上 的状态。 信号在全部作用时间里都能改变输出端 Q 和 Q 的状态。
下降沿 触发
延迟输出
CP上升沿到来主触 CP上升沿到来主触 发器接收信号， 发器接收信号，从 触发器保持原态。 触发器保持原态。
CP下降沿到来主触 CP下降沿到来主触 发器被封锁， 发器被封锁，从触 发器接收主触发器 信号。 信号。
第4章 4.2 章
主从型触发器的动 作特点： 作特点：
（触发器分两步动作） 触发器分两步动作） CP=1时 当CP=1时，输入信号 进入主触发器， 进入主触发器，从触 发器CP=0被封锁； CP=0被封锁 发器CP=0被封锁； CP=0时 当CP=0时，主触发器 被封锁， 被封锁，从触发器 CP=1被开启。 CP=1被开启。 保持
0 1
1
S CP
R
1
Q a SD c S b
Q
Q Q 逻辑 符号
RD
R D R C S SD
d R
CP
S D 称异步置位端
RD
称异步复位端
平时异步输入端 应接无效电平
这根红颜色的线还 表示一重含义： 高电 表示一重含义：“高电 平有效” 即 平有效”， “ 只有 在时钟 CP＝1时，它 ＝ 时 才表现出应有的逻辑 功能； 功能如果 ＝0，输出 ； 如果CP＝ ， 则保持原状态” 端 Q 则保持原状态”。
D & S
“ 同步 ”的含义：由时钟 决定 、S能 的含义：由时钟CP决定 决定R、 能 否 对输出端起控制作用。 对输出端起控制作用。 输出保 持原态
SD Q a b Q
输出保 持原态
RD
1
c
1
d R
被封锁
S CP
被封锁
0
不管R、 取何种组合 取何种组合， 不管 、S取何种组合，输出都保持原态 !
特性表
功能表演示
简化特性表
S 1 1 1 1 0 0 0 0
R Qn Qn+1 1 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 保持 1 0 置 0 ‘0’ 1 置‘1’ 1 禁用 1* 禁用 1* S 1 0 1 0
R
0 1 1 保持 0 不定，禁止 不定，
Q 0 1
Q
Q
a
S
0 1
R
0 1
第4章4.2 章
存在过度过程
SD先变
S R 0 0 1 0 1 1 Q=0
S R 0 0 0 1 1 1 Q=1
RD先变
S、R 的0状态同时消失后Q状态不确定 状态同时消失后Q
假设 b 门翻转快 1
1 a b Q Q 1
0
S
1 0
0
R 0
1
同时变为 时 当 S = R = 0 同时变为 1时 ，翻转快的 门输出变为0，另一个门则不翻转。 门输出变为 ，另一个门则不翻转。
1
0
a b
1
0
1
1
a b
0
0
S
1
0
R 1
S
0
1
R 1
结论： 结论：当 S ＝0、 R ＝1时，不管 、 时 不管Q 端的初始状态是什么， 端的初始状态是什么，最终必为 1！ ！
3. 输入 S = 1， R = 1 时 ： ， (1).设Q的初始状态为 0 设 的初始状态为
Q Q
原理演示
(2).设Q的初始状态为 1 设 的初始状态为
同步时钟 同步时钟 脉冲 在CP=1时,R、S的变化才能引起 时 、 的变化才能引起 为正电位触发。 触发器翻转 。为正电位触发。 CP时钟脉冲未到，即 时钟脉冲未到， 时钟脉冲未到 CP=0时，C、D门 时 、 门 被封锁，无论S、 被封锁，无论 、R 端加什么信号它们 输出全是1， 输出全是 ，触发器 保持原来状态不变。 保持原来状态不变。 触发方式: 触发方式:电位触发
a
1
b
1
S
1
1
R 0
S
1
1
R 0
结论： 结论：当 S ＝1、 R ＝0时，不管 端 、 时 不管Q端 的初始状态是什么， 的初始状态是什么，最终必为 0！ ！
2. 输入
S
=0，R = 1时：
原理演示
的初始状态为 (1). 设Q的初始状态为 0 (2). 设Q的初始状态为 1 的初始状态为
Q Q Q Q
2.同步 RS 触发器的特性表 简化 同步 触发器的特性表(简化 简化) 前提： 前提：在 CP＝1时才有 ＝ 时才有 R
0 0 1 1
S
0 1 0 1
Qn+1
保 1 0 禁 止 持
* Q n+1为 CP到来以后触发器的状态。 到来以后触发器的状态。 到来以后触发器的状态
画出同步RS触发器的输出端波形图 触发器的输出端波形图。 例：画出同步 触发器的输出端波形图。 假设Q的初始状态为 。 假设 的初始状态为 0。 期间，触发器的状态“ 在CP = 0 期间，触发器的状态“ 保持 ” CP R S Q Q
SD RD Qn Qn+1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 0 保持 1 0 置‘0’ 0 1 置‘1’ 1 禁用 1* 禁用 1*
第4章 4.2 章
状态 不定
第4章 4.2 章
二、 同步RS触发器 同步RS RS触发器
1.电路结构与工作原理 1.电路结构与工作原理 Q Q B SD & & A RD & C R CP
触发器具有什么功能 ? 形象地说， 它具有“一触即发”的功能。 形象地说， 它具有“一触即发”的功能。 在输入信号的作用下， 在输入信号的作用下，它能够从一种状态 ( 0 或 1 )转变成另一种状态 ( 1 或 0 )。 转变成另一种状态 。 触发器具有什么特点 ? 触发器的输出状态不仅和当时的输入有关， 触发器的输出状态不仅和当时的输入有关， 还与它的历史状态有关。触发器具有记忆功能! 还与它的历史状态有关。触发器具有记忆功能
Q a SD b Q
1
0
RD
0
c
1
d
1 0
1(3). 输入 S = 0， R = 1 时 ： ， 输出端 Q 被清“ 0 ” 被清“
Q
0
Q
1
SD
a
b
RD
1 1
c d
0 1
0
S CP
R
1
(4). 输入 S = 1， R = 1 时 ： ， 该状态被禁止
Q 1 a
1 Q
b RD
SD
0
c d
不定
同步 R-S 触发器的小结
Q
SD
1.当CP = 0 时,无论 、S 当 无论R、 无论 为何种取值组合， 为何种取值组合，输出端 a b 保持原态” RD 均“保持原态”； 2.只有当 只有当CP=1时,将c门 只有当 时将 门 c 门打开， 和d门打开，控制端 、S 门打开 控制端R、 d 的取值组合才会在输出端 有所反映，即有所谓“ 有所反映，即有所谓“特 S R CP 性表” 性表”。
Q
第4章 4.2 章
特性表
S 0 0 1 1 0 0 1 1
R Qn Qn+1 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1
0 n Q 1 1 1 × × 1 1 1 1 0 0 特性方程: 特性方程: Qn+1= S+ R Qn , 0 SR=0 禁用 禁用
RQn S 00 01 0 0 1
在前面所学习的组合逻辑电路中， 在前面所学习的组合逻辑电路中， 仅仅决定于
.
当时的 输入
. .
组 合 逻 辑 电 路
. . .
当时的 输出
构成组合逻辑电路 的基本单元是门电路 的基本单元是门电路
而在“时序逻辑电路” 而在“时序逻辑电路”中，
不仅与
.
当时的 输入
有关 而且与
. . . . .
过去的 输出
触发器的现态和次态: 触发器的现态和次态:
触发器接收输入信号之前的状态叫现态: 触发器接收输入信号之前的状态叫现态:Qn 触发器接收输入信号之后的状态叫次态: 触发器接收输入信号之后的状态叫次态:Qn+1
第4章 4.1 章
功能分类： 功能分类：
RS型触发器 型触发器 JK型触发器 型触发器 D型触发器 型触发器 T型触发器 型触发器 T ′型触发器
结构分类： 结构分类：
基本型（ 基本型（RS) 同步型（ 同步型（RS) (RS、 主从型 (RS、JK) 维持阻塞、利用传输门、 边沿型 (维持阻塞、利用传输门、 利用传输延时） 利用传输延时） RS、 （RS、D、JK)
§4. 1基本 RS 触发器 基本 反馈
Q
反馈
Q
两个输出端
& a
& b
S
置位输入端 置位输入端 使Q端为 1 端
有关
时 序 逻 辑 电 路
. . .
当时的 输出
这， 就要求时序逻辑电路必须 具有记忆功能 ! 我们将要学习的“触发器”它就具有记忆功能。 ， 我们将要学习的“触发器”它就具有记忆功能。