基于FPGA的高精度直接数字频率合成器设计

Zi+l 二 Zi
-
di
* tan -12
-i
(5)
每次旋转方向由上一次旋转后剩余角度的正负
cO
。
决定:
d = 1
所有旋转角度的总和:
(+
l. z ,
;:::::
0
(6)
飞-
1.z , < 0
φ 二三 d i tan- 1 2- i
(7)
将所产生的角度值作为 Zo 输入，当 Zn 趋于 0 时，旋 转角度和 φ 趋于 Zo ， 此时迭代结果输出凡，凡，就
是三角函数值.
传统的 cordic 算法 [3 J 是通过迭代实现，时钟 到达迭代一次，当输入角为 16 位时需迭代 16 次，
吞吐数据量较小，运行速度慢.而流水线型数据吞
图 3 选择进位加法器
吐量大，运行速度较快.本文中通过 BBR 和 MAR 方法[ 4J 先计算出旋转方向将输入角度分为高 L
2.2
Jin-chao
(Key L31 of Optoelectronic Technology & System of the Ministry of Education , Chongqing University , Chongqing 400044 , China) Abstract: This paper mainly introduces the principles and characteristics of the DDS (Direct Digital Frequency Synthesizer) , and gives the method of implementing DDS using FPGA. Brent-Kung Binary tree structure is used to implement the pipeline accumulator , which overcomes the problems of long carry-chain of accumulator and makes operating speed of the whole system improved. Parallel Cordic algorithm is used to implement conversion between phase and amplitude , calculate the revolving direction in advance and merge the ultimate 8 pipelines into one , which further reduces hardware resources and power consumption of the system. Finally , the simulation results are presented. Key words: Cordic algorithm; pipeline; FPGA
值.本文中 Brent-kung 输出的进位直接眠给选择
146
重庆工学院学报
进位加法器，使每一级模块的进位与该模块的运 算没有关系，解决了加法器的延迟问题，可以提高 系统的运行速度.截取相位累加器输出值的高 19
位用作幅度转换，高 3 位用于象限转换，低 16 位
作为相位转换的输入.
图 2
相位累加器
相位幅度转换
位和低 H 位，将高。L 经过 BBR 转换变为式 (9) ,
其中 r i 为每次的旋转方向 ， N 是 Cordic 所需要的
Cordic 算法 [3J 是用一系列固定的与运算基数
相关的角度不断地偏摆从而逼近所需的角度，从
精度，理论证明当 m = [ ( N - log32 ) /3 ]时，式
现， Brent 通过块结构实现进位计算，其运算规
则为:
(g , p) • ( g' , p') = ( g + pg' , p'p )
gi 二 α & biPi 二 α^
(1)
bi
的信号波形.输出频率 f 0 = f c
x k/2N ( N 是相位
定义了·运算符，它可以看成是一个函数 ， 2
累加器的宇长) ，大小由时钟频率 j去与频率控制 宇 K 决定，改变 K 的值，可得到大小不同的频率. 而 DDS 遵循奈奎斯特采样频率规律，输出最高频
(3)
CO , k = g k + Pk C O ， k-l
二
α ((gk ， Pk) • (gk-l ,Pk-l) … (go ,Po))
其中 :C O . i 是第 i 位的进位;通过该方法可以直接得
到飞，矶 ， Cll , C15 , C19 , C23 , C川 C 31 的值，使 CO 的
-0924(2009)08 -0144 -05
Design of High Precision Direct Digital Frequency Synthesizer Based on FPGA
LI LIU LI
ZHANG Jing , ZHANG Liu-qiang ,
Yue-wen ,
Qing-feng ,
初始值为 0 ， 32 位加法器用 8 级流水线即可实现. 在每一级流水线中用选择进位加法器实现，
如图 3 所示，选择进位加法器由 2 个 4 位全加器和 2 个 2 -1 选择器构成其结构如图 3 所示.第 1 个 加法器做进位为 O 的加法，第 2 个加法器做进位
位加法器 [2J 相结合实现相位累加器，使系统的速 度得到大幅度提高.相位幅度的转换使用改进的 Cordic 算法来实现，使整个系统所耗硬件资源和
功耗明显减小.
2.1
累加器
为 1 的加法，输出结果由 CO • i 控制选择输出，当 CO • i
为 O 时输出 sumO ，为 1 时输出 su时，该加法器不
需上一级的进位即可得到本级模块 4 位加法的和
累加器中的加法器主要采用流水线结构，将
32 位数分为 8 级流水线实现，如图 2 所示，采用 Brent-Kung 二元树结构实现流水线进位的产生，
组输入信号怡 ， p) ， (g' ， p) ， 2 组输出信号 (g +
pg' ， pp') 该运算满足结合律，但不满足交换律.为
表示第 i 位的输出进位，定义函数:
为 fc/2 ， 实际应用中输出频率由杂散水平决定，一
(g= 川)
p β(g ,p)
(2)
般小于等于 40%，乒.
由式(1)和式 (2)
(重庆大学光电技术及系统教育部重点实验室，重庆
摘
400044 )
要:介绍了直接数字频率合成器的原理和特点，给出了利用 FPGA 实现 DDS 的方法.采用 Brent-Kung 二
元树结构实现了流水线型累加器，该方法克服了累加器进位链过长的问题，使系统运行速度得到改善;运用并行
Cordic( 坐标旋转计算)算法实现幅度相位转换，包括提前计算进位方向和将后 8 级合并为一级，进一步减小了系 统所耗硬件资源和功耗，并给出了仿真结果. 关键词: Cordic 算法;流水线;现场可编程逻辑器件 中图分类号 :TN741 文献标识码 :A 文章编号 :1671
提 前 计 算 旋 转 方 向
型 Cordic 算法是利用消耗硬件资源来实现功能. 有理论证明，当实现精度是 N = 16 位 ， i>(N-1
)/2 时 (i 迭代次数) ，剩余的位数可以一次性实现
相加，利用进位存储加法器很容易实现.这样可以 在用很少的硬件资源下实现所需的功能.
3
I x(n一 1)
本质上讲它是一个数值线性计算逼近算法.由于
固定的角度序列与运算基数有关，运算可以通过
简单的移位和加、减操作来实现.因此可以实现三 角函数的近似逼近，其原理为:
(克二 X. - γ * d
Yi+l
(9) 成立 MAR 先将 ()H 校正成护，通过公式变换
得到 N+1-m 个旋转方向，如式 (11 )与( 12) 所
图 1
DDS 原理
图 1 中 fc 为时钟频率 ， K 是频率控制字，相位
累加器在时钟 j毛的控制下以步长 K 作累加，输出 的 M 位二进制码作为 ROM 的地址，对波形 ROM 进行寻址， ROM 输出的 L 位幅度码经 D/A 转换成 阶梯波，再经过低通滤波器平滑后即可得到合成
每级流水线用进位选择加法器和 2 -1 选择器实
2
DDS 系统结构的改进
DDS 系统的关键部分是相位累加器和相位幅
cOo = goα (go ， Po) . O C , l = gl + PI C ,O = gl + Plg0 O
α ((gl ， Pl) • (go ,Po))
二
度转换，相位累加器由 N 位加法器和 N 位寄存器
构成，它制约着系统的运行速度;相位幅度转换通 常采用查表法，若需精度较高的波形时， ROM 中 需存储较多的函数值此时 ROM 所占的硬件资源 多、功耗大.通过改进这 2 部分使 DDS 性能更优 越.本文中采用 Brent-Kung 二元树结构和选择进
y(n一 1)
Verilog 硬件语言实现 DDS
Verilog 语言是专门面向硬件与系统设计，可
直接描述硬件单元结构而且具有很好的可读性，
可以完成逻辑设计中各方面的工作，如芯片算法、 功能模块、结构层次、测试向量等方面的描述，是
ASIC 设计主流语言之一.
图 4
Cordic ffj.，、理
3.1
累加器结构的实现
子对抗等领域.现场可编程门阵列 (FPGA) 具有工 作速度快、集成度高和现场可编程的特点，受到数