等精度频率计的实验报告

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等精度频率计

等精度频率计设计作者：dx0801wl班级：电信0801指导老师：冯杰一.内容摘要本系统在硬件上主要由80c51单片机、Altera 公司的Cyclone 系列的EDA芯片EP1C6Q240C8以及液晶12864构成。

软件上利用功能强大的EDA开发工具quartersⅡ，直接将频率计电路程序烧入EDA芯片中。

单片机在本系统中的作用，主要是完成数据的处理和液晶显示的控制。

EDA芯片用于频率测量，并输出32位的2进制数据。

单片机获取32位二进制频率数据后，在内部将其转化为10位的十进制数据。

最后控制液晶12864，显示测量的频率。

频率显示的范围是1HZ至1MHZ。

本频率计突出性能主要有两个：一、测频全域内相对误差恒定不变，相对误差仅与晶振有关。

二、闸门信号的精度对本频率计的测量没有影响。

二．工作原理1、系统框图图一、系统框图频率计电路通过软件quarter s Ⅱ写入EDA 芯片内部，该芯片完成了信号频率的测量。

EDA 输出的数据是32位的二进制数据，经过单片机处理转换为10位的十进制数。

最后，单片机控制液晶12864，将信号的频率显示出来。

2、频率计电路的系统框图图二、频率计电路的系统框图本频率计工作原理：使用两个计数器，在一次预置闸门时间 EN 中，一个计数器对被测输入信号 Fx 计数，计数值为Nx ；同时另一个计数器对标准高频率信号 FS 计数，计数值为 Ns ，则下式成立：将上式进行变换可得被测信号频率的表达式：在电路中，为了实现上方等式。

首先，分别采用32位二进制计数器，对标准高频率信号 FS 和待测信号Fx 进行计数。

然后将两路计数结果分别锁存，准备用以计算。

若标准高频率信号 FS 的频率为1Mhz 。

先将10000000与待测信号Fx 计数结果Nx 通过乘法器相乘。

再将乘法器输出结果通过除法器，除以标准高频率信号 FS 的计数结果Ns ，得到待测信号的频率Fx 。

最后输出计数结果。

NsFs Nx Fx //=NxNs Fs Fx ⋅=)/(三、设计内容、方法及步骤本系统的设计模块主要包括：1、在quarter sⅡ完成频率计电路的设计。

频率计实验报告

频率计实验报告一，实验目的1. 应用AT89S52单片机、单片机的I/O端口外扩驱动器74HC573和74HC138、LED数码管动态显示等实现对外部信号频率进行准确计数的设计。

二，实验要求A.基本要求：使用单片机的定时器/计数器功能，设计频率测量装置。

（1）当被测频率fx<100Hz时，采用测周法，显示频率XXX.XXX；当被测频率fx>100Hz时，采用测频法，显示频率XXXXXX。

（2）利用键盘分段测量和自动分段测量。

（3）完成单脉冲测量，输入脉冲宽度范围是100µs-0.1s。

B.扩展部分：三，实验基本原理以单片机AT89S52为核心，利用单片机AT89S52的计数/定时器（T1和T0）的功能来实现频率的计数，并且利用单片机的动态扫描把测出的数据送到数字显示电路显示。

利用7SEG-MPX8-CC-BLUE共阴极数码管，显示电路共由六位共阴极数码管组成，总体原理框图如图1.1所示。

图1.1 总体设计框图测频原理测量频率有测周法和测频法两种。

如图2.2和图2.3所示图1.2测周法图1.3测频法(1)测频法（T 法）：通过测量脉冲宽度来确定频率，适用于高频。

(2)测周法（M 法）：是计数器在一定时间内对速度的脉冲数，确定频率，适用于低频。

四，实验设计分析针对要实现的功能，采用AT89S52单片机进行设计，AT89S52 单片机是一款低功耗，高性能CMOS8位单片机，片内含8KB 在线可编程（ISP ）的可反复擦写1000次的Flash 只读程序存储器，器件采用高密度、非易失性存储技术制造，兼容标准MCS- 52指令系统及80C52引脚结构。

这样，既能做到经济合理又能实现预期的功能。

在程序方面，采用分块设计的方法，这样既减小了编程难度、使程序易于理解，又能便于添加各项功能。

延时程序等。

运用这种方法，关键在于各模块的兼容和配合，若各模块不匹配会出现意想不到的错误。

首先，在编程之前必须了解硬件结构尤其是各引脚的用法，以及内部寄存器、存储单元的用法，否则，编程无从下手，电路也无法设计。

频率计实验报告

频率计实验报告一、实验目的本次实验的目的是通过设计和搭建频率计电路，掌握频率测量的基本原理和方法，熟悉相关电子元器件的使用，提高电路设计和调试的能力，并深入理解数字电路中计数器、定时器等模块的工作原理。

二、实验原理频率是指周期性信号在单位时间内重复的次数。

频率计的基本原理是通过对输入信号的周期进行测量，并将其转换为频率值进行显示。

常见的频率测量方法有直接测频法和间接测频法。

直接测频法是在给定的闸门时间内，对输入信号的脉冲个数进行计数，从而得到信号的频率。

间接测频法则是先测量信号的周期，然后通过倒数计算出频率。

在本次实验中，我们采用直接测频法。

使用计数器对输入信号的脉冲进行计数，同时使用定时器产生固定的闸门时间。

在闸门时间结束后，读取计数器的值，并通过计算得到输入信号的频率。

三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器芯片、定时器芯片等）5、电阻、电容、导线等若干四、实验步骤1、设计电路原理图根据实验要求和原理，选择合适的计数器芯片和定时器芯片，并设计出相应的电路连接图。

确定芯片的引脚连接方式，以及与外部输入输出信号的连接关系。

2、搭建实验电路在数字电路实验箱上，按照设计好的电路原理图，插入相应的芯片和元器件，并使用导线进行连接。

仔细检查电路连接是否正确，确保无短路和断路现象。

3、调试电路接通实验箱电源，使用示波器观察输入信号和输出信号的波形，检查电路是否正常工作。

调整函数信号发生器的输出频率和幅度，观察频率计的测量结果是否准确。

4、记录实验数据在不同的输入信号频率下，记录频率计的测量值，并与函数信号发生器的设定值进行比较。

分析测量误差产生的原因，并尝试采取相应的措施进行改进。

五、实验数据与分析以下是在实验中记录的部分数据：｜输入信号频率（Hz）｜测量值（Hz）｜误差（％）｜｜｜｜｜｜100|98|2|｜500|495|1|｜1000|990|1|｜2000|1980|1|从数据中可以看出，测量值与输入信号的实际频率存在一定的误差。

频率计实验报告(二)

频率计实验报告（二）引言概述：本文是关于频率计实验报告的第二篇。

在上一篇实验报告中，我们介绍了频率计的原理和使用方法。

在本文中，我们将继续讨论频率计的准确性、稳定性以及实验中可能遇到的问题和解决方法。

通过本次实验，我们将深入了解频率计的性能和应用情况。

正文：一、频率计的准确性1. 选择合适的输入信号：合适的输入信号能够提高频率计的准确性。

应根据实际需求选择合适的信号源，例如使用稳定的标准信号源进行校准，或者根据被测信号的特点进行合理选择。

2. 校准频率计：频率计应定期进行校准，确保准确性。

校准过程中需注意输入电平、信号形状等因素对准确性的影响，及时进行调整和校准，提高频率计的准确性。

二、频率计的稳定性1. 加强电源管理：频率计的稳定性与供电电压、电源干扰等因素密切相关。

合理管理电源，选择稳定的供电电压，避免电源波动对频率计稳定性的影响。

2. 提高抗干扰能力：频率计应具备一定的抗干扰能力，可以通过加装滤波器、进行屏蔽等方式减小外部干扰对频率计的影响，提高稳定性。

3. 保持恒温环境：频率计对环境温度敏感，应保持恒温环境，避免温度变化对频率计稳定性的影响。

三、实验中可能遇到的问题及解决方法1. 频率计读数不稳定：可能是由于输入信号波动引起的，可以尝试增加信号源的稳定性或调整信号输入方式。

2. 频率计误差较大：可能是由于输入电平过高或过低导致的，可以通过减小或增大输入信号电平进行调整。

3. 频率计显示故障：可能是由于设备故障引起的，可以检查设备连接是否正常、是否存在损坏等问题，并进行相应维修或更换操作。

四、实验中的注意事项1. 注意输入信号的频率范围：在实验中应选择适合频率范围的输入信号，避免超出频率计的测量范围。

2. 避免过高电压输入：过高的输入电压可能导致频率计损坏或显示异常，需根据设备的额定电压进行输入控制。

3. 防止外界干扰：实验时需注意周围环境的电磁干扰，如尽量远离其他电磁辐射源，以确保测量准确性和稳定性。

实验四等精度测频

实验四等精度测频一、实验目的1. 掌握Quartus II 软件的基本应用。

2. 掌握Modelsim 软件的基本应用，学习通过仿真波形观察各信号逻辑关系。

3. 练习例化，多模块连接，规划小型程序结构。

4. 掌握等精度测频原理及Verilog 程序实现方法。

二、实验仪器与软件1. 电脑2. FPGA 开发板FB1393. Quartus II 软件4. Modelsim 软件三、实验原理频率是一个基本物理量，在各种物理实验及电路设计项目中经常对频率量进行测量，通常频率测量有三种方法：测周法、定时计数法和多周期同步测频法（等精度测频）。

1. 测周法被测信号系统时钟测周法，适用于低频信号图1 测周法原理图测周法即测量一个信号周期（上升沿到上升沿）内包含的系统时钟周期的个数N ，由于系统时钟周期为已知（系统频率fsys 的倒数），因此很容易算出被测信号的周期：T = N * (1 / fsys)进而得到被测信号频率： F = fsys / N从上述公式中可以得出，测周法适用于频率较低的信号，频率越低测量精度越高，同时测量时间也越慢。

2. 定时计数法被测信号闸门时间t定时计数法，适用于高频信号不同步图2 定时计数法定时计数法即在一个规定时间t （闸门）内，测量被测信号的周期个数N ，则被测信号周期为：T = t/N ，频率为：F = N/t 。

从上述公式可以看出，定时计数法时候与频率较高的信号，频率越高精度越高。

3. 多周期同步测量法被测信号系统时钟预置闸门同步闸门多周期同步测量（等精度）T = scnt * (1/fsys) / ecntF = ecnt * fsys / scnt图3 多周期同步测频法多周期同步测频法原理如图3所示，预置闸门控制单次测量时间，当预置闸门开启（高电平）时，测频并没有真正开始，而是要等到被测信号的上升沿到来，才开启同步闸门，即开始真正的测频。

同样，当预置闸门关闭（低电平）时，测频并没有被终止，而是要等到被测信号的上升沿到来，才关闭同步闸门，停止测频。

等精度频率计

2013-2014学年第2学期数字系统设计实践(课号:103D47A)实验报告实验名称：等精度频率计学院信息科学与工程学院班级电气自动化2班组别A20成员罗静娜、陈壮豪姓名陈壮豪学号136450031指导教师李宏完成时间2015年6月8日星期四目录一、实验任务与要求 (3)1.1 测量信号：方波； (3)1.2 幅值：TTL电平； (3)1.3 频率：100HZ~10MHZ； (3)1.4 测量误差小于0.1%； (3)1.5 闸门信号：~0.1s；响应时间：~1s (3)二、实验设计 (3)2.1 电路模型： (3)2.2 等精度频率计设计原理 (4)2.2 等精度频率计设计思路及其参数选择: (5)3.1 闸门信号产生模块： (6)3.2 寄存器模块： (7)3.3 频率显示切换模块： (8)3.4 频率的计算： (9)3.5频率显示前的数据处理模块： (10)3.6顶层电路图： (11)3.7 管脚分配图： (12)四、实验结果 (13)4.1 数据记录： (13)4.2 实验结果分析： (13)一、实验任务与要求1.1 测量信号：方波；1.2 幅值：TTL电平；1.3 频率：100HZ~10MHZ；1.4 测量误差小于0.1%；1.5 闸门信号：~0.1s；响应时间：~1s二、实验设计2.1 电路模型：2.2 等精度频率计设计原理1．频率计算：2．测量误差计算:考虑No最大误差为：1，则与被测频率无关，故也称：等精度频率测量方法2.2 等精度频率计设计思路及其参数选择:系统时钟频率选择50khz；测量频率范围为100HZ至10MHZ；闸门信号约为0.1s，最长响应时间约为1s，测量误差为1/（500000）<0.1%。

满足设计要求。

输出频率的整数部分和小数显示通过按钮来切换。

其中最大时为8位整数，3位小数。

3.1 闸门信号产生模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Key isport( cp:in std_logic;output:out std_logic );end Key;architecture data of Key issignal iq:unsigned (12 downto 0);signal iq1:std_logic;beginprocess(cp,iq,iq1)beginif(cp'event and cp='1') thenif(iq=4999) theniq1<=not iq1;iq<=('0','0','0','0','0','0','0','0','0','0','0','0','0');elseiq<=iq+1;end if;end if;output<=iq1;end process;end data;3.2 寄存器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity save isport(clk: in std_logic;intt:in std_logic_vector (19 downto 0);outt:out std_logic_vector (19 downto 0)); end save;architecture a of save issignal temp: std_logic_vector (19 downto 0); beginprocess(clk,intt)beginif(clk'event and clk='1')thentemp<=intt;end if;outt<=temp;end process;end a;3.3 频率显示切换模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity Selete isport( input1:in std_logic_vector (3 downto 0);input2:in std_logic_vector (3 downto 0);input3:in std_logic_vector (3 downto 0);input4:in std_logic_vector (3 downto 0);input5:in std_logic_vector (3 downto 0);input6:in std_logic_vector (3 downto 0);input7:in std_logic_vector (3 downto 0);input8:in std_logic_vector (3 downto 0);input9:in std_logic_vector (3 downto 0);input10:in std_logic_vector (3 downto 0);input11:in std_logic_vector (3 downto 0);selete:in std_logic;date:out std_logic_vector (31 downto 0));end Selete;architecture data of Selete issignal iq1:std_logic_vector(31 downto 0);signal iq2:std_logic_vector(31 downto 0);beginprocess(input1,input2,input3,input4,input5,input6,input7,input8,input9,i nput10,input11)beginiq1<=input11(3 downto 0)&input10(3 downto 0)&input9(3 downto 0)&input8(3 downto 0)&input7(3 downto 0)&input6(3 downto 0)&input5(3 downto 0)&input4(3 downto 0);iq2<="00000000000000000000"&input3(3 downto 0)&input2(3 downto 0)&input1(3 downto 0);case selete iswhen '0'=>date<=iq1;when '1'=>date<=iq2;end case;end process;end data;3.4频率的计算：利用公式：把求出的fx扩大1000倍，即把小数点后三位放入整数部分。

等精度频率计的研究与设计

２！ＱＱ！：
高新技术
ＣｉａＮｅｅｈｏｏｉｓｎｒｄｃｓｈｎｗＴｃｎｌｇｄＰｏｕｔｅａ
等精度频率计的研究与设计吴小所 ’ Nhomakorabea冯海
（、１兰州交通大学，肃兰州７０７；、甘３００２兰州￣－：学技术工程学院，Ｙｋ－．甘肃兰州７０５）３００
摘要：用等精度频率测量方法具有测量精度保持恒定，随所测信号的变化而变化的特点。文首先综述了ＥＡ技术的发展概采不本Ｄ况，ＰＡＣＬ开发的涵义、缺点，ＨＦＧ／ＰＤ优ＶＤＬ语言的历史及其优点，述了ＥＡ软件平台ＱＵＫＴ１；概ＤＡＵＳ１然后介绍了频率测量的般原理，用等精度测量原理，过ＦＧ利通ＰＡ运用ＶＤＬ编程，用ＦＧ（场可编程门阵列）片设计了一个８数字式等精度频Ｈ利ＰＡ现芯位率计，频率计的测量范围为０ＩＯ该－ＯＭＨＺ利用ＱＵＫＴＩ。ＡＵＳＩ集成开发环境进行编辑、综合、形仿真，下栽到ＣＬ器件中，波并ＰＤ经实际电路测试，真和实验结果表明，频率计有较高的实用性和可靠性。仿该关键词：ＨＶＤＬ语言；等精度测量；字频率计数
一
中图分类号：４２３２Ｕ９．＋３
文献标识码：Ａ
１引言。频率检测是电子测量领域的最会由于周期性的清零信号而不断闪烁。在每基本也是最重要的测量之一。频率信号抗干次测量开始时，都必须重新对计数器清零。扰能力强、易于传输，可以获得较高的测量精３．４锁存器模块。锁存器模块也是必不度，以测频方法的研究越来越受到重视。所等可少的，模块测量完成后，ｌｄ号的测量在ｏ信ａ精度测量消除了对被测信号计数所产生的正上升沿时刻将测量值锁存到寄存器中，然后负１误差，并且达到了在整个测试频段的等输出到显示模块。精度测量，测量信号的精度不随所测信号频３十进制计数器模块。计数器模块是．５率的变化而变化。由８个带有异步清零端，进位信号输出的模２等精度频率测量算法。精度测频方法为ｌ的计数模块级连而成。十进制计数器Ｏ此的闸门时间不是固定的值，而是被测信号周的特殊之处是，一时钟使能输入端ＥＡ，有Ｎ用期的整数倍，即与被测信号同步，因此，除于锁定计数器。避当高电平计数允许，电平时低了对被测信号计数所产生± 个字误差，１并且计数禁止。计数器模块用于对输入信号的脉达到了在整个测试频段的等精度测量。在测冲进行计数，模块必须有计数允许、清该异步量过程中，有两个计数器分别对标准信号和零等端口，于控制模块对其进行控制。以便被测信号同时计数。首先给出闸门开启信号３．示模块。本设计中设计了一个３６显在（置闸门上升沿）时计数器并不开始计位的循环计数器，数结果输入到译码器，预，此将计数，而是等到被测信号的上升沿到来时，计数译码结果输出即可依次使能每个ＬＤ。Ｅ４顶层模块设计器才真正开始计数。然后预置闸门关闭信号（降沿）时，数器并不立即停止计数，下到计而数字频率计的顶层文件如图１：是等到被测信号的上升沿到来时才结束计在硬件电路上，用ＦＧＰＡ取代传统的集数，成一次测量过程。完成电路和单片机作为主要载体，除了输入和３设计仿真与实现。本设计实现信号源输出显示等少数电路外，它大部分电路都其模块、制模块、数模块、控计锁存器模块和显可以集成在一片ＦＧＰＡ芯片中，大大降低了示器模块５大模块，面分别介绍三个模块电路的复杂程度、小了体积、下减电路工作也更的结构和实现方法。加可靠和稳定，也大为提高。速度在开发方式３１信号源模块。信号源是为了产生上，用自顶向下的的系统开发方法取代了传．１ｚ的门控信号和待测的定频信号，而对统的自下而上的硬件堆砌式开发模式。借助ＭＨ输入系统时钟ｃ（０Ｈ）分频的模块，ｌ５Ｍｚ进行ｋ设计源代码ＰＮ１ＺＶＤ对输入系统时钟ＩＭＨ．Ｈｃ（０Ｈ）分频产生１ｚ信号。ｌ５Ｍｚ进行ｋＭＨ３分频器模块。此程序要求将１Ｈ．２ＭＺ的输入频率分别进行２分频ｆ生５０Ｈ１产０ＫＺ的输出频ｆｑ０ｋ、３分频（生１５ＫＺｅ５０１２产２Ｈ的输出频率ｆｑ２ｋ、５分频（生ｒ１５）ｅ２产３２０Ｚ的输出频ｆｑ１５）２１５Ｈｒ３２０、７分频（ｅ产生７１Ｈ８２Ｚ的输出频率ｆｑ８２、９分频ｆｒ７１）２ｅ产生１５Ｈ９３Ｚ的输出频率ｆｑ９３、１分频（生ｒ１５）２１ｅ产４８Ｚ的输出频率ｆｑ８）２３分频ｆ生８Ｈｒ４８、１ｅ产

等精度测频

现代电子技术实验（EDA）等精度频率计综合报告吕佳电子信息科学与技术物电学院2010年6月20日电工电子中心2009年5月绘制等精度频率计实验总结报告一．实验内容前面简易数字频率计测量精度随着被测信号频率的不同而不同，误差1/fx ，当测量1Hz 信号时，误差可能是100%。

设计一个等精度频率计，使测量结果与被测信号频率不同，而与基准频率有关。

首先设定一个基准频率，根据相同的时间，基准频率F b 和被测信号频率F x 计数的个数分别为N b ,N x ,利用公式NxFxNb Fb ，可以求出F x 。

二．方案设计设计方案原理框图如下：最后一个模块为数据处理部分，有两种处理方式： 1、用maxplus2自带的乘除法模块来处理数据，如下图：虽然此种方法便于理解，但是此模块的使用有限，不能够进行较高位数的运算，否则编译会出错。

2、用FPGA与单片机通信的方法，将测出来的数据送入单片机处理，然后将得出的结果送入FPGA中显示。

（后面主要介绍这种方法）。

其原理图如下：三．实验步骤第一阶段：按照等精度原理框图将各个模块生成1、D触发器：用来控制计数的开始和计数的停止，因为计数的开始和停止都是在被测频率的上升沿到来时起作用的，所以测量时间一定是被测频率的整数倍个，这就保证了被测频率所记的个数一定是整数个。

其代码如下：module mydff(D,clk,prn,clrn,Q);input D,clk,prn,clrn;output Q;reg Q;always @(posedge clk or negedge prn or negedge clrn)if(!prn) Q=1; //低电平置1else if(!clrn) Q=0; //低电平置0else Q=D;endmodule3、计数器（此处最好使用maxplus2自带的计数器）３、将计数的次数送给单片机：因为上面定义32位的计数器，所以数据传送是通过总线进行读写的，所以每次只能传送８位，所以传送一个数需要读数据，这个阶段主要有两个模块：一、将数据拆开；二、单片机从FPGA中读数据。

频率计实验报告频率计实验报告xx011014

频率计实验报告频率计实验报告xx011014 数字逻辑与处理器基础实验三频率计实验实验目的：掌握频率计的原理和设计方法。

实验工具：1 Verilog语言2 Quartus II 9.03 DE2实验板实验设计：1 总体思路以及模块总述设计的基本思路是按照实验指导书上给出的原理图划分模块。

①待测信号产生模块signalinput.v ：由指导书给出，用于产生待测信号sigin ；② 1Hz 时钟产生模块clk_1hz.v：通过实验板50MHz 产生1Hz 时钟clk_1hz；③控制信号产生模块control.v ：通过1Hz 时钟，产生频率计所需的使能信号en ，同步清零信号reset ，锁存信号la ，生成一个3秒钟的频率计数周期；④十分频模块div_10.v:若量程选择信号sw_2为高电平，则待测信号需进行十分频；⑤计数器模块counter.v :频率计的核心部分，包括四位十进制计数器，以及对应七段译码器的译码器。

这里我把实验指导书中的译码模块整合在了里面，原因是认为在这个设计中单做一个译码模块意义不大，整合在里面翻倒方便一些；⑥信号锁存模块lat.v :当锁存信号la 为高电平时，锁存输出持续显示；⑦顶层模块div.v ：进行各分立模块的功能综合；2 模块分述(1) 待测信号产生模块代码：module signalinput(testmode,sysclk,sigin);input [1:0] testmode;//00,01,10,11分别代表4种频率，分别为3125，6250，50，12500Hz ，使用SW1~SW0来控制input sysclk;//系统时钟50Moutput sigin;//输出待测信号reg[20:0] state;reg[20:0] divide;reg sigin;initialbeginsigin=0;state=21"b[***********]000;divide=21"b000000_1111_1010_0000000; endalways@(testmode)begincase(testmode[1:0])2"b00:divide=21"d16000; //3125Hz2"b01:divide=21"d8000; //6250Hz2"b10:divide=21"d1000000; //50Hz2"b11:divide=21"d4000; //12500Hzendcaseendalways@(posedge sysclk)//按divide 分频beginif(state==0)sigin=~sigin;state=state+21"b0_00__0000_0000_0000_0000_10; if(state==divide)state=27"b000_0000_0000_0000_0000_0000_0000; endendmodule可以看出大致由两部分构成：频率选择、分频。

等精度数字频率计几种设计方案的实验研究

林建英，高苗苗，牛英俊
（大连理工大学电子信息与电气工程学部，大连１６２）０３１
摘要：研究了采用不同器件、不同设计方法实现等精度频率计的５种设计方案。依据等精度频率测量原理，分别针对５１单片机、Ｃ０１片机、ＦＧ８５Ｆ单ＰＡ与单片机、ＦＧＰＡ及ＳＰＯＣ几种系统的等精度频率计设计方法、特点进行了详细的分析和实验教学研究。以及在此基础上扩展实现周期测量、占空比测量、脉宽测量功能的方法。意在引导学生拓展思路，使等精度数
ＭｕｔｐｅＤｅｉｎｆＥｑｌＰｒｃｓｏｇｔｌＦｒｑｅｃｅｅｌｉｌｓｇｓｏｕａｅｉｉｎＤｉｉａｅｕｎｙＭｔｒ
ＩｐｅｅｔｄｉｐｒｍｅｔｌＴｅｃｉｍｌｍｎｅｎＥｘｅｉｎａｈｎｇａ
多、更好的设计方法。我们从２００３年引人 “ 电子系
的几种系统设计方案，比较不同系统设计特点，可以增强学生的系统设计概念和优化设计意识，通过
多种方法、多种技术的设计分析，以及软硬件结合
的设计与实现过程，可以加强学生综合运用所学知识，提高学生分析问题和解决问题的能力，为学生实践与创新提供更大的发挥空间。
ＬＮＪｎｙｎ，ＧＯＭｉ — ａ，ＮＵＹｎ－ｎＩｉ —ｉｇＡａｍｉａｏｏＩｉｇｕｊ
（ａｕｔｆｌｔｎｃｉｆｒａｏｎｌｔｃｌｎｉｅｒｇａａｎｖｒｉｆｅｈｏｏｙａａ１６２，ＣｉａＦｃｌｏｅｒｉｏｍｔｎａｄＥｅｒａＥｇｅｉ，ＤｌｎＵｉｓｙｏｃｎｌ，ＤｌｙＥｃｏｎｉｃｉｎｎｉｅｔＴｇｉｎ０４ｈｎ）１

频率计实验报告

频率计实验报告姓名：学号：一、实验目的1.了解频率计的工作原理和实现方法。

2.利用CPLD 和单片机设计制作一台可以测量频率为1Hz~10MHz 信号的频率计，频率精度的基本要求为误差在±1Hz 内，f 为10MHz 时，频率绝对误差不大于1000Hz ；f 小于1000Hz 时，频率绝对误差不大于1Hz 。

3.通过对频率计的程序设计进一步加强对CPLD 和单片机的编程应用能力和电路设计及搭接能力。

二、实验原理方案一：CPLD 实验I - 被测信号 IV – 锁存 II - 秒信号 V – 显示 III- 与门输出时序：闸门信号的周期与占空比锁存信号的产生计数器输出格式和位数计数器清零信号的产生显示格式计数器时序产生锁存器Signal inClockI II III IV VDisplayI II III IVV方案二：CPLD+单片机由8MHz 的晶振分频至0.8Hz ，作为闸门信号闸门信号：占空比为80%，低电平时间为0.25s ，高电平时间为1s （闸门）时序与方案1的时序相似，只是锁存器已不存在，无需锁存信号计数器清零信号是在单片机完成读取后给出用选择器的目的在于减少单片机引脚的使用可每次读取一个显示位所对应的数据方案3：CPLD+单片机闸门信号由输入信号同步，因此其时间可变可由闸门时间内输入脉冲出现的数目Ns 和闸门时间内晶振信号脉冲出现的数目Nc 得到输入信号的频率：fs = Ns * fc / Nc适应不同频率的输入信号单片机（或CPLD ）感知输入信号的频率范围，并由此调节闸门时间闸门时间的调节必须是在一次完整的计数显示过程后进行无论频率、周期还是时间间隔的数字化测量，均是基于主门加计数器的结构而实现的。

其中主门具有“与门”的逻辑功能。

主门的一个输入端送入的是待检测的信号。

另一端送入的是闸门信号，可以由晶振通过分频得到高电平为1秒，低电平为0.25秒的闸门信号。

其中的1秒钟用于对待测信号的脉冲个数进行检分频链选择器Clock 闸门速度选择触发器计数器计数器选择器选择器Signal in 计数器选择器Signal inClock 分频链单片机Display测，0.25秒则用于传输数据、显示以及计数器的清零。

频率计实验报告

频率计实验报告频率计实验报告引言：频率计是一种用于测量信号频率的仪器。

在电子工程、通信和物理等领域中，频率计被广泛应用于测量和分析各种信号的频率特性。

本实验旨在通过使用频率计来测量不同信号源的频率，并探究其测量精度和适用范围。

实验过程：实验中，我们使用了一台精密频率计和几个不同的信号源。

首先，我们将频率计连接到信号源，并调整频率计的设置以适应不同的信号频率范围。

然后，我们逐个测量每个信号源的频率，并记录下测量结果。

在测量过程中，我们还注意到信号源的幅度对频率计的测量结果是否有影响。

实验结果：通过实验，我们得到了一系列信号源的频率测量结果。

我们发现，在低频范围内，频率计的测量精度较高，能够准确测量信号源的频率。

然而，当信号频率超过一定范围后，频率计的测量精度开始下降，甚至无法准确测量。

这是因为频率计的设计和工作原理决定了其适用范围有限。

进一步分析：在实验中，我们还发现信号源的幅度对频率计的测量结果有一定影响。

当信号幅度较小时，频率计可能无法稳定地测量信号的频率。

这是因为频率计需要足够的信号能量来进行稳定的测量。

因此，在使用频率计进行测量时，我们需要注意信号源的幅度是否满足要求。

实验误差：在实验中，我们还存在一定的测量误差。

这些误差可能来自于频率计本身的精度限制，也可能来自于信号源的不稳定性或其他外界干扰因素。

为了减小误差，我们可以采取一些措施，例如增加测量次数并取平均值，或使用更高精度的频率计。

应用与展望：频率计在现代科学和工程中具有广泛的应用前景。

它可以用于测量和分析各种信号的频率特性，从而帮助我们更好地理解和掌握信号的行为规律。

未来，随着科学技术的不断进步，频率计的测量精度和适用范围将进一步提高，为各个领域的研究和应用提供更多可能性。

结论：通过本次实验，我们深入了解了频率计的工作原理和测量特性。

我们发现频率计在测量低频信号时具有较高的精度，但在高频范围内可能存在测量误差。

同时，我们还注意到信号源的幅度对频率计的测量结果有一定影响。

等精度频率计_课程设计报告——DEA

目录摘要 (1)1、设计原理 (2)1.1设计目的 (2)1.2设计原理 (2)2、设计任务 (3)2.1设计任务要求 (3)2.2预置门控信息设计要求 (3)3、等精度频率计测频实现 (3)3.1预置门控信息CL的实现 (3)3.2主系统组成测频实现 (4)4、仿真波形及结果分析 (6)4.1仿真波形及分析 (6)4.1.1预置门控信息CL的仿真波形 (6)4.1.2主系统组成测频的仿真波形 (6)4.1.3门控高电平期间预测信号个数显示 (7)4.1.4门控高电平期间标准信号个数显示 (7)5、小结与体会 (7)6、参考文献 (8)等精度频率计摘要基于传统测频原理的频率计的测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。

在一段高电平使能端期间（时间为pr T ）同时启动和关闭标准频率计数器和预测频率计数器。

预测信号的计数值为x N ，标准频率信号的计数值为s N ，则可得到测试频率为x s s x N N F F ⨯=)/(。

关键字：等精度频率计计数器1、设计原理1.1设计目的基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。

设计项目可达到指标：频率测试功能：测频范围0.1Hz~100MHz。

测频精度0.01us。

1.2设计原理等精度测评原理可以简单的用图1来说明，图1中的“预置门控信息”CL由编程控制，可以证明，在1s至0.1s间的选择范围内，CL的时间宽度，对测评精度几乎没有影响，在此，设其宽度为T。

BZH和TF模块是两个可控的32位高pr速计数器，ENA是它们的计数允许信号端，高电平有效。

标准频率信号，从BZHF：经整形后的被测信号从与BZH相似的时钟输入端BCLK输入，设其频率为s的32位计数器TF 的时钟输入端TCLK 输入，设其真实频率值为xe F ，被测频率为x F ，等精度测评原理说明如下：图1 等精度频率计原理图测频开始前，首先发出一个清零信号CLR ，使两个计数器和D 触发器置零，同时D 触发器通过信号ENA ，禁止两个计数器计数。

实验三等精度频率计实验报告

实验三等精度频率计实验报告一．实验任务及要求（1）实验任务设计一个简易等精度频率计。

（2）实验要求：a.测量范围信号：方波幅度TTL电平；频率：1Hz～1MHzb.测试误差≤0.1%（全量程）c.闸门时间：～1s，响应时间：～2s乘除运算： FPGA显示：十进制分量程(MHZ,KHZ,HZ)二实验设计方案（1）用QuartusII的原理图输入来完成系统的顶层设计。

（2）用VHDL编写各功能模块。

（3）分量程显示输出频率。

（4）通过除法运算实现十六进制到十进制的转换输出。

其具体实现方案如下原理图三、系统硬件设计1、测试参数计算考虑Nb最大误差为：1，则由实验要求测试误差≤0.1%（全量程）则可知N B≥1000因为阈值闸门时间为1s，所以时钟发生器频率fc≥1000.由实验要求测量频率范围为：1Hz～1MHz在实验中取时钟发生器频率为1MHz2.阈值闸门脉冲发生器频率由时钟发生器频率分频得到，具体实现由VHDL创建功能模块。

原理：由时钟发生器频率控制cout（中间变量）累加，从而控制阈值闸门脉冲发生器的闸门时间和响应时间。

3.输出频率显示设置，采用乘、除法模块（LPM）设计以及用VHDL语言编写。

其中通过编写VHDL，设置其输出单位，创建功能模块lc和chang。

其中z1和z2分别控制LED1和LED2.当LED1灯亮时则输出单位为KHZ,当LED2灯亮时则输出单位为MHZ,否则为HZ。

并且通过乘除法的转换输出使数码管最后三位显示的为小数位。

通过除法模块将原十六进制输出转化为十进制输出在数码管上。

4.具体电路原理图见附录1四．系统软件设计1.分频器2.输出频率转换具体流程见附录二五．系统测试通过脉冲clk2为被测频率输入，测试实验结果。

当clk2为1HZ时，数码管显示输出频率为0.999，并且LED1和LED22盏灯都是暗的，即此时单位为HZ.当clk2为128HZ时，数码管显示输出频率为0.127，并且LED1和LED22盏灯都是暗的，即此时单位为HZ.当clk2为1024HZ时，数码管显示输出频率为1.023，并且此时灯LED1变亮，即此时单位为KHZ。

等精度频率计的实验报告

数字频率计摘要以FPGA（EP2C8Q208C8N）为控制核心设计数字频率计，设计采用硬件描述语言Verilog 该作品主要包括FPGA控制、数码管模块、信号发生器、直流电源模块、独立按键、指示灯模块。

主要由直流电源供电、数字信号发生器输出信号，FPGA 控制信号的采集、处理、输出，数码管显示数据，按键切换档位，指示灯显示档位。

作品实现了测频、测周、测占空比，能准确的测量频率在10Hz 到100kHz之间的信号。

关键字: 频率计等精度 FPGA （EP2C8Q208C8N）信号发生器Verilog语言一、系统方案论证与比较根据题目要求，系统分为以下几个模块，各模块的实现方案比较选择与确定如下：1．主控器件比较与选择方案一：采用FPGA（EP2C8Q208C8N）作为核心控制，FPGA具有丰富的I/O 口、内部逻辑和连线资源，采集信号速度快，运行速度快，能够显示大量的信息，分频方便。

方案二：采用SST89C51作为主控器件，虽然该款单片机较便宜，但运行速度较慢，不适合对速度有太大要求的场合，并且不带AD，增加了外围电路。

综上所述，主控器件我选择方案一。

2.测量方法的比较与选择方案一：采用测频法测量。

在闸门时间内对时钟信号和被测信号同时计数，由于在闸门闭合的时候闸门时间不能是被测信号的整数倍，导致计数相差为一个被测信号时间，所以测频法只适合频率较高的测量。

方案二：采用测周法测量。

用被测信号做闸门，在闸门信号内对时钟信号计数，由于在闸门闭合的时候闸门时间不能是时钟信号的整数倍，导致计数相差为一个时钟信号时间，所以测周法只适合较低频率的测量。

方案三：采用等精度法和测周法结合的方法。

用等精度发测量1KHZ以上的频率，测周法测量1KHZ一下的频率。

这种方法取长补短，既能准确的测高频又能测低频。

综上所述，测量方法我选用方案三。

3. 界面显示方案的选择方案一：采用数码管显示，控制程序简单，价格便宜，显示直观。

方案二：液晶5110，虽然体积小，可以显示各种文字，字符和图案。

等精度测频法实验

等精度测频法实验基于P89V51RD2简易频率计设计参考（等精度测频法）本文采用《多周期同步测频法（即等精度测频法）》进行频率测量。

设计题要求，设计一个基于P89V51RD2的简易频率计1，使用8个LED 数码管显示测试结果2，使用8个LED 指示不同的频率量程，比如MHz 、KHz 、Hz 3，给出你的频率计测试频率所采用的方法、能够测试频率的范围，不同量程测试结果的误差、以及测量频度（每秒几次）4，系统时钟4 M （振荡频率24M ）（理论上认为系统时钟100%准确，不存在误差）， 5，尽量少用或不用外围器件一、基本分析1、最高被测频率确定由于系统时钟为4M ，因此最高能实现的测试频率为2M （不使用外部分频电路情况下）。

通常MCU 的I/O 口是由系统时钟同步工作I/O 口，至少需要2个系统时钟脉冲才能检测I/O 上电平的跳变。

2、最低被测频率测定通常理解最低测试频率为0。

但对于1Hz 以下的频率测试，需要的时间非常长，例如，0.5Hz 的频率测试一次至少需要2秒，0.1Hz 的频率测试一次至少需要10秒。

在本设计中考虑简化，设定最小频率测量频度为1，既每秒钟完成一次并给出和显示一次新的频率测量值。

所以本设计拟定的频率测试范围和最小测量频度为：最高测量频率≤2M最低测量频率＞1Hz (1Hz 以下认为0) 最小测量频度（＞0.5Hz ）≈1次/秒 3、采用基本的测量方法是用MCU 频率测量脉冲频率的3种最基本方法为测频法和测周法、多周期测周法。

这里采用多周期同步测频法（即等精度测频法）。

二、测量原理、误差讨论多周期同步测频法（即等精度测频法）将时标信号0f 通过主门计数；通过被测信号控制门电路形成门控信号。

在等精度测频法中将门控信号与被测信号同步。

00, 00x x T N T N f N N f xx ?==。

多周期同步测频原理框图如下图所示。

图1工作过程和波形图如下图所示。

图2图300, 00x x T N T N f N N f xx ?== 由以上工作过程和波形图可以看出，N x 对被测信号T x 的计数是与闸门是同步的，故不存在量化（±1）误差，即x N ?=0，故xxN N ?=0。

等精度频率测量报告

reg_clk:in std_logic; reg_in:in std_logic_vector(13 downto 0); reg_out:out std_logic_vector(13 downto 0)); end reg2; architecture behave of reg2 is begin process(reg_clk) begin
if(reg_clk'event and reg_clk='0')then reg_out<=reg_in;
end if; end process; end behave;
输出模块
library ieee; use ieee.std_logic_1164.all; entity shuchu is port(
if(reg_clk'event and reg_clk='0')then reg_out<=reg_in;
end if; e： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity reg2 is port(
0.2 关键词
等精度测量，单片机，频率计，闸门时间，FPGA
0.3 论证最佳方案
方案一：基于单片机
3
方案二：基于 FPGA。
方案选择：由于单片机的使用不是很熟练，所以选择使用 FPGA。即方案二，如下操作
严格按照上述设想进行设计。方案说明：输入端：显示器清零端 clr 外部被测信号 Fx 输出端：以十进制的形式显示被测信号的频率误差估计: 误差与被测频率 fx 无关，这就是等精度测量方法。

等精度频率计相位设计

等精度频率计/相位计设计小组成员：江陪：0803741152操彬彬：0803741155一．实验目的：基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号频率的变化而变化，在实用中有很大的局限性，故本次实验就是为了设计一个等精度频率计，它不仅具有较高的测量精度，且在整个频率区能保持恒定的测量精度。

二．设计项目指标：1.频率测试功能：测频范围0.1HZ~100MHZ.测频精度：测频全域相对误差恒为百分之一。

2.脉宽测试功能：测试范围0.1us~1s,测试精度0.01us。

3.占空比测试功能：测试（显示）精度1%~99%。

4.相位测试功能：测试范围0~360°，测试精度0.2°。

三．实验原理：1.主系统设计：1）函数发生器输出TTL波形，通过tclk进入fpga;2）测频测相部分由fpga内部完成；3）单片机电路模块：用stm32单片机的按键控制GPIOE口，控制FPGA测频/测相的切换，GPIOF口读取FPGA的数据。

4）键盘模块：用stm32键盘的0、1、2、3、4控制fpga的clr,cl,spul 的输入，从而起到切换测频/测相的作用。

5）显示模块：用stm32上的液晶显示从fpga读取的数据值。

2.主系统测频测相原理：1）测频：首先，进行初始化：单片机发出一个清零信号clr,使两个计数器和D触发器置0，同时D触发器通过信号ena,禁止两个计数器计数。

其次，从tclk端接入ttl波形，函数单片机发出允许测频指令，即cl置高，spul置高。

读取数据用了一个64-16多路选择器，设置了一个sel端，并用单片机的GPIOE口的3、4端来作控制。

2）测相：控制单片机按键，从而改变GPIOE口的0、1、2口的电平值，对fpga进行控制。

使spul置'0',切换cl，从而测量tclk的高低电平脉宽。

四．VHDL程序实现：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity etester isgeneric (n:integer:=500);port(bclk:in std_logic;--tclk:in std_logic;clr:in std_logic;cl:in std_logic;spul: in std_logic;start: out std_logic;eend: out std_logic;sel:in std_logic_vector(1 downto 0);data: out std_logic_vector(15 downto 0));end etester;architecture one of etester is--signal count0:integer range (n-1) downto 0 ;signal count1:integer range (n-1) downto 0 ;signal bzq:std_logic_vector(31 downto 0);signal tsq:std_logic_vector(31 downto 0);signal ena,tclk:std_logic;signal ma,clk1,clk2,clk3:std_logic;signal q1,q2,q3,bena,pul:std_logic;signal ss:std_logic_vector(1 downto 0);beginprocess(bclk)beginif bclk'event and bclk='1' thenif(count1=n) then count1<=0;else count1<=count1+1;end if;if (count1<(integer(n/2)) )then tclk<='1';else tclk<='0';end if;end if;end process;start<=ena;data<= bzq(15 downto 0)when sel="00"else bzq(31 downto 16)when sel="01"elsetsq(15 downto 0)when sel="10"elsetsq(31 downto 16)when sel="11"else"0000010010010000";bzh: process(bclk,clr)beginif clr='1'then bzq<=(others=>'0');elsif bclk'event and bclk='1'thenif bena='1'then bzq<=bzq+1;end if;end if;end process;tf: process(tclk,clr,ena)beginif clr='1'then tsq<=(others=>'0');elsif tclk'event and tclk='1'thenif ena='1' then tsq<=tsq+1;end if;end if;end process;process(tclk,clr)beginif clr='1'then ena<='0';elsif tclk'event and tclk='1' then ena<=cl;end if;end process;ma<=(tclk and cl)or not(tclk or cl);clk1<=not ma;clk2<=ma and q1;clk3<=not clk2;ss<=q2&q3;dd1: process(clk1,clr)beginif clr='1'then q1<='0';elsif clk1'event and clk1='1'then q1<='1';end if;end process;dd2: process(clk2,clr)beginif clr='1'then q2<='0';elsif clk2'event and clk2='1'then q2<='1';end if;end process;dd3: process(clk3,clr)beginif clr='1'then q3<='0';elsif clk3'event and clk3='1'then q3<='1';end if;end process;pul<='1'when ss="10"else'0';eend<='1'when ss="11"else'0';bena<=ena when spul='1'elsepul when spul='0'elsepul;end one;五、单片机的接口部分：根据上面原理框图的连接方式，fpga与单片机的接口如下：1、单片机的GPIOF口的1-16位接fpga的16位数据输出端，负责读取测频数据。

等精度频率计的实验报告

等精度频率计

频率计实验报告

频率计实验报告

频率计实验报告(二)

实验四 等精度测频

等精度频率计

等精度频率计的研究与设计

等精度测频

频率计实验报告频率计实验报告xx011014

等精度数字频率计几种设计方案的实验研究

频率计实验报告

频率计实验报告

等精度频率计_课程设计报告——DEA

实验三 等精度频率计实验报告

等精度频率计的实验报告

等精度测频法实验

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等精度频率计相位设计

实验四等精度测频

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