Quartus II使用方法pl
QuartusII软件的使用方法
QuartusII软件的使用方法QuartusII的设计流程QuartusII软件的使用方法：1.建立一个放置与此工程相关的所有设计文件的文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
一般,不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
2。
建立工程（1）双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1所示。
(2）选择菜单File→New Preject Wizard命令,即弹出“工程设置”对话框(图2）,以此来建立新的工程。
（3)在单击“next”后，出现了设置工程的基本信息,如图3所示。
完成图3中基本信息的输入后,单击图3中的“finish ”按钮。
3。
建立文件当工程建立好以后,我们就可以建立设计文件。
下面我们以一个半加器的VHDL的设计，来介绍在QuartusII如何实现VHDL语言输入。
（1）建立文件。
单击“File”菜单下的“New”命令，在弹出“New”对话框如图4所示。
在“Device Design Files”页面下双击“VHDL File”选项后建立新文件，如图5所示.图5 VHDL文本编辑窗口（2）输入程序。
在图1-11中输入半加器的VHDL程序，如图6所示.(3）保存文件.单击保存文件按钮，将输入的VHDL语言程序保存为half_add.vhd文件，注意后缀名是。
vhd，单击“保存”按钮即可保存文件，如图7.4。
编译工程（1）选择目标芯片。
单击“Assigments"菜单下的“device”命令,在弹出的对话框中按照图8进行设置。
设置完后单击“finish"。
图1-29图8（2)编译工程。
在图1—11中单击水平工具条上的编译按钮，或选择菜单Processing下的Start Complilation,开始编译。
如果编译过程出现错误，要将错误改正，保存后再次编译，直到编译无错误为止。
QuartusII软件操作教程
时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功效仿真）Quartus Ⅱ是Altera 公司推出的专业EDA 对象,支撑道理图输入.硬件描写说话的输入等多种输入方法.硬件描写说话的输入方法是应用相似高等程序的设计办法来设计出数字体系.接下来我们对这种智能的EDA 对象进行初步的进修.使大家今后的数字体系设计加倍轻易上手.第一步：打开软件●快捷对象栏：供给设置（setting ）,编译（compile ）等快捷方法,便应用户应用,用户也可以在菜单栏的下拉菜单找到响应的选项.●菜单栏：软件所有功效的掌握选项都可以在其下拉菜单中找到.快捷对象栏信息栏菜单栏工作区资本治理窗口义务治理窗口信息栏：编译或者分解全部进程的具体信息显示窗口,包含编译经由过程信息和报错信息.第二步：新建工程（file>new Project Wizard ） 1工程名称：2添加已有文件（没有已有文件的直接跳过next ） 3选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）(注：假如不下载到开辟板长进行测试,这一步可以不必设置)所建工程的保管路径工程名称顶层模块名（芯片级设计为实体名）,请求与工程名称雷同假如有已经消失的文件就在该进程中添加,软件将直接将用户所添加的文件添加到工程中.4选择仿真,分解对象（第一次试验全体应用quartus 做,三项都选None,然后next ）所选的芯片的系列型号快速搜刮所需的芯片选择芯片5工程树立完成（点finish）选择第三方分解对象,假如应用Quartus内部分解对象则选择none选择第三方仿真对象,假如应用Quartus内部仿真对象则选择none选择时序剖析仪工程树立完成,该窗口显示所树立工程所有的芯片,其他第三方EDA对象选择情形,以及模块名等等信息.第三步：添加文件（file>new>VHDL file）,新建完成之后要先保管.我们选择Verilog HDL File设计文件格局既选择Verilog文本输入情势第四步：编写程序以实现一个与门和或门为例,Verilog描写源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assignout1=a&b;assign out2=a | b;endmodule然后保管源文件;第五步：检讨语法（点击对象栏的这个按钮（startAnalysis & synthesis ））点击肯定完成语法检讨第六步：（锁定引脚,点击对象栏的（pin planner ））(注：假如不下载到开辟板长进行测试,引脚可以不必分派)该窗口显示了语法检讨后的具体信息,包含所应用的io 口资本的若干等内容,响应的英文名大家可以本身查阅语法检讨成功,没有error 级别以上的错误各个端口的输入输出顶层某块的输入输出口与物理的芯片端口想对应双击location 为您的输入输出设置装备摆设引脚.第七步：整体编译（对象栏的按钮（start Complilation））该窗口给出分解子女码的资本应用情形既芯片型号等等信息.选择为应用端口选项卡第八步：功效仿真（直接应用quratus进行功效仿真）1将仿真类型设置为功效仿真（Assignments>setting>Simulator Settings>下拉>Function）2树立一个波形文件：（new>Vector Waveform File）Functional暗示功效仿真,既不包含时序信息,timinng暗示时序仿真.参加线及存放器的延时信息然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置鼓励旌旗灯号（单击>选择>Timing>Multiplied by 1）添加波形文件作为旌旗灯号输出文件,以便不雅察旌旗灯号的输出情形双击弹出右边的对话框点击如下图添加旌旗灯号点击产生端口列表设置仿真的开端及停止时光设置输入旌旗灯号我们自界说的输入旌旗灯号设置b旌旗灯号源的时刻类同设置a旌旗灯号源,最后一步改为Multiplied by 2然后要师长教师成仿真须要的网表（对象栏processing>Generate Functional Simulation Netlist）接下来开端仿真（仿真前要将波形文件保管,点击对象栏开端仿真）：由a,b 两个旌旗灯号经由我们设计的模块产生的成不雅察波形,刚好相符我们的逻辑.功效仿真经由过程.第九步：下载（点击（Programmer）,再点击Hardware Setup设置装备摆设下载电缆,单击弹出窗口的“Add Hardware”按钮,选择并口下载ByteBlasterMV or ByteBlasterMVⅡ,单击“Close”按钮完成设置.CPLD器件生成的下载文件后缀名为.pof,点击下图所示方框,选中下载文件,然后直接点击start按钮开端下载）下载进度条下载是该选项必须打勾点击该按钮开端下载完！。
Quartus-ii-使用教程(完全版)
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中
图解Quartus II使用教程
图解Quartus2使用教程编译程序：file---new---VHDL file-----okBy：酱油跑龙套编译程序---点保存---选择文件夹----修改文件名为of之前内容（注意大小写，保持相同）----点保存By：酱油跑龙套之后弹出建立工程的对话框，选…------选中文件，点打开，再添加By：酱油跑龙套Next之后按如下选择By：酱油跑龙套点finish---然后编译By：酱油跑龙套之后等待弹出编译成功的对话框，点确定。
编译文件完成By：酱油跑龙套原理图文件---左上窗口点file----选中文件右键----创建@￥#……￥By：酱油跑龙套创建原理图文件By：酱油跑龙套加入工程元件By：酱油跑龙套加入输入输出文件By：酱油跑龙套修改输入输出名字(强调方括号，中间两点)By：酱油跑龙套点保存（这个名字无要求）---设置顶层文件----点编译---弹出编译成功的对话框---点确定----原理图文件完成By：酱油跑龙套时序图文件，新建文件By：酱油跑龙套Edit---end timeBy：酱油跑龙套一般为55usBy：酱油跑龙套在时序图中加入引脚By：酱油跑龙套By：酱油跑龙套By：酱油跑龙套之后可以设置输入的高低电平，以及时钟信号By：酱油跑龙套保存，编译，名字无影响，编译成功By：酱油跑龙套●程序下载——pins●By：酱油跑龙套设置硬件引脚By：酱油跑龙套插上usb线后，会安装驱动，按默认安装就好连接成功后选择下载By：酱油跑龙套驱动安装成功后，点击start，下载完成后测试以上所有原文来自天津工业大学:酱油跑龙套By：酱油跑龙套。
Quartus II 7.2 的使用过程
Quartus II使用过程1、1. 建立工程，点击File->New Project Wizad点击New Project Wizard后弹出如下对话框点击NEXT，弹出指定工程名的对话框，在Diectory, Name,Top-Level Entity中如下图填写:点击Next按钮，出现添加工程文件的对话框:在这里我们先不用管它，直接按Next进行下一步，选择FPGA器件的型号:在Family下拉筐中，我们选择MAX II系列FPGA，然后在“Available devices:”中根据核心板的FPGA型号选择FPGA型号，注意在Filters一栏选上“Show Advanced Devices”以显示所有的器件型号。
执行下一步出现对话框:在相应位置处都选择NONE，点击NEXT进入工程的信息总概对话框:按Finish按钮即完成一个项目的建立。
2.建立顶层图执行File->New，弹出新建文件对话框:选择"Block Diagra m|Schematic File”按OK即建立一个空的顶层图3.添加逻辑元件（Symbol）双击顶层图图纸的空白处，弹出添加元件的对话筐:在Libraries里寻找所需要的逻辑元件，如果知道逻辑元件的名称的话，也可以直接在Name一栏敲入名字，右边的预览图即可显示元件的外观，按OK后鼠标旁边即拖着一个元件符号，在图纸上点击左键，元件即安放在图纸上。
在图纸上分别添加非门(not)、输入(input)、输出(output)二个symbol,如图所示:连线，将鼠标移到symbol连线端口的那里，鼠标变成连线，按下左键拖动鼠标到另一个symbol的连线端。
本例中，这三个symbol的连线如下图所示:分别双击input和output symbol的名字“pin_ name", "pin_ namel"，将它们的名字改为a,b.在工具栏上点击Start Analysis&Synthesis，出现如下对话框。
QUARTUS II 的使用方法
1. 建立新工程。 菜单“file/new project wizard…”命令，弹出下图1所示的对话框，分别输入 新工程所在的路径、工程名字和顶层实体的名字。其中，工程名字和顶层实 体的名字必须相同。
图1
输入完名字后，点击“next”钮，如果新工程的路径不存在，则会提示创建 该路径，点击“是（Y）”，即可创建该路径。
图14
点击图14中的“OK”钮。返回“Insert Node or Bus”对话框。此时，在 “Name”和“Type”栏里出现了“Multiple Items”。如图15所示。
图15
点击图15中的“OK”钮。选中的输入信号被添加在矢量波形编辑窗口中，如 图16所示。
图16
根据需要，设置各输入信号的波形，设置完后，如图17所示。
图5
2. 建立Verilog HDL File文件
菜单“file/new…”命令，弹出如图6所示的对话框，选择“Verilog HDL File”，点击“OK”钮。
图6
在图7所示的HDL程序编辑窗口中输入Verilog 语言的源程序。
必须与图1中的顶层 实体的名字相同。
图7 保存文件，菜单“File/Save”命令，文件名默认与工程名相同，扩展名为.v。 点击“保存”钮。
图20
5. 时序仿真 菜单“Assignmengs/ Setting….”命令，弹出如图21所示对话框。选择 “Simulation mode”为“Timing”。点击“ok”钮。
图21
执行“ Processing/ Start simulaiton”命令，开始时序仿真。结果如图22所 示。功能仿真结果是考虑器件延时的输出结果。
图19
QuartusII简明操作指南
Quartus II简明操作指南在前面的实验里，我们所有的实验都是基于这样一个观点，即将一个数字系统划分成合适利用已有的中小规模数字集成电路的功能的模块，然后将这些集成电路通过外部引线连接起来。
现在开始我们将研究用可编程逻辑器件(PLD/FPGA)来进行数字系统设计。
可编程逻辑器件是一种大规模的集成电路，其内部预置了大量易于实现各种逻辑函数的结构，同时还有一些用来保持信息或控制连接的特殊结构，这些保持的信息或连接确定了器件实现的实际逻辑功能，当改变这些信息或连接时器件的功能也将随之改变。
可编程逻辑器件的设计过程和传统的中小规模数字电路设计也不一样，可编程数字系统，无论是CPLD 还是FPGA器件都需要利用软件工具来进行设计。
可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和器件编程这四个主要过程。
下面我们将一个简单的模60BCD计数器为例，说明可编程数字系统设计的基本流程、概念和方法，掌握Quart us II 软件的基本功能和操作，了解原理图输入方式的设计全过程。
一、设计项目输入设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式，本次我们主要学习图形输入法。
1.1 建立工程项目1.打开Quart us II，在File菜单中选择New Project Wizard项，将出现工程项目建立向导对话框。
2.点击“Next”，进入到相应的对话框，在最上面的文本输入框中输入项目所在的目录名（注意：不能用中文名，下同），在中间的文本输入框中输入项目名称，在最下面的文本输入框中输入最顶层模块的名称。
3.点击“Next”,进入到设计文件选择对话框，由于在本例中还没有任何设计文件，所以不选择任何文件。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
Quartus-II使用教程-完整实例2(精编文档).doc
【最新整理，下载后即可编辑】Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
● 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏菜单栏工作区资源管理窗口任务管理窗口第二步：新建工程（file>new Project Wizard ）1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）所建工程的保存路径 工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同如果有已经存在的文件就在该过程中添加，软件将直接将用户所添加的文件添加到工程中。
3 选择芯片型号（我们选择cylone II系列下的EP2C70F896C6芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)所选的芯片的系列型号快速搜索所需的芯片选择芯片4 选择仿真，综合工具（第一次实验全部利用quartus做，三项都选None，然后next）5 工程建立完成（点finish）选择第三方综合工具，如果使用Quartus内部综合工具则选择none选择第三方仿真工具，如果使用Quartus内部仿真工具则选择none选择时序分析仪工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
Quartus II软件使用流程详解
Quartus II使用流程详解不久前学习了Quartus II软件，感觉过程还是比较繁杂的，所以详细整理了一下。
这里先理一下软件的使用大致流程。
Quartus II使用流程图下面进入正题，首先打开软件创建工程，这里我们以Quartus II 13.0为例。
首先点击：File->New Project Wizard，可以看到下图中的界面。
这是一个工程创建向导，按照上述五个步骤完成工程创建。
点击Next >进入下一步，如下图所示；输入工程路径、工程名称以及顶层设计文件名称，注意不要使用中文路径。
这里可以添加一些文件，没有的话直接跳过，点击Next >；上图中是选择器件，对应好自己所使用的FPGA的型号，选择后点击Next；击Next >后，可以看到一个汇总的页面如下图，前面所以的设置都能看到。
接下来，工程创建完成了，进入设计环境如下图。
此时，工程还是一个空的，需要添加Verilog代码文件，点击File -> New，如下图所示，可以看到很多文件类型，这里选择Verilog HDL File，下面进入代码编辑窗口，如下图所示。
开始编写代码，这里写了一个简单的点亮Led的程序，如下图所示。
保存文件，双击左下角的Compile Design或者点击菜单栏的三角图标进行工程编译。
工程编译完成后，可以看到编译成功提示，下面进行管脚分配设置。
管脚分配的方法有两种：手动分配和TCL脚本文件分配，下面依次介绍这两种方法。
首先，我们介绍手动分配，点击Assignments -> Pin Planner，可以看到下图界面。
在location栏进行管脚分配，这里需查阅所使用的电路板的原理图，确认管脚号，再进行分配，分配完成后如下图所示。
关闭窗口，再次编译工程即可。
下面来介绍另外一种方法，使用Tcl文件进行管脚分配。
点击Project -> Generate Tcl File for Project…如下图所示，点击OK生成Tcl文件。
QuartusII软件使用说明
QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。
本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。
2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。
2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。
2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。
3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。
3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。
您可以根据需要选择适合的编辑器进行设计和编码。
4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。
4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。
4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。
4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。
4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。
5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。
5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。
5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。
5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。
5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。
quartus2使用指导
Q u a r t u s I I使用指南在这个实验中我们通过一个简单的实例来演示如何使用Quartus II。
在PLD器件上做一个完整的逻辑设计。
我们将在PLD上实现一个三人表决器的逻辑。
三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。
这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。
真值表如下：S1 S2 S3 LED1 LED20 0 0 0 10 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 0下面我们就具体来实现这一设计。
1、双击桌面上Quartus II的图标，启动Quartus II软件。
2、通过File => New Project Wizard…菜单命令启动新项目向导。
3、在随后弹出的对话框上点击Next按钮，继续。
4、在What is the working directory for this project栏目中设定新项目所使用的路径；在What is the name of this project栏目中输入新项目的名字: vote，点击Next按钮。
5、在这一步，向导要求向新项目中加入已存在的设计文件。
因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。
6、在这一步选择器件的型号。
Family栏目设置为Cyclone，选中Specific device selected in ‘Available devices’ list选项，在Avail able device窗口中选中所使用的器件的具体型号，这里以EP1C6Q240C8为例。
点击Next按钮，继续。
7、在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。
在这个实验中，我使用Quartus II6.0的默认设置，直接点击Next按钮，继续。
第4章 QUARTUS_II使用方法
时序分析（Timing Analyzer）模块;
产生EDA工具网表（EDA Netlist Writer）模块： 目的是与其他EDA工具相衔接。
29
10:48
编译结果的报告
本例为加法器的编译结果：
10:48
30
容易出现的错误
错将设计文件存入了根目录，并将其设定成工程，找 不到工作库时，报错为： Error：Can’t open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error ： Line1 ， File e:\half_adder\half_adder.tdf:TDF syntax error… 设计文件名与实体名不符时，如写成adder.vhd，编译 时，报错为： Error:Line1,…VHDL Design File “adder.vhd“ must contain…
10:48
24
4 位加法器的VHDL代码（续）
ARCHITECTURE behav OF Adder4 IS SIGNAL temp: std_logic_vector ( width DOWNTO 0 ); BEGIN temp <= ( ' 0 ' & a ) + b + cin; cout <= temp (width); sum <= temp ( width - 1 DOWNTO 0 ); END behav; -- 第 20 行 -- 第 21 行
（ 1）选择 Create Project
（ 2）点击 OK
10:48 27
Quartus-II软件的使用方法
Quartus II软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
Altera-QuartusII 中的PLL锁相环配置简述
Altera-QuartusII(64-bit)(11.0)中的PLL锁相环配置简述
1.Tools ->MegaWizard Plug-In Manager，如下图所示：
2.在MegWizard Plug-In Manager对话框中选择，Create a new custom megafunction variation,
然后选择next,如下图所示：
3.接着，按如下图所示进行选择相关选项：
4.此时会出现一个新的对话框，然后在新的对话框中进行如下设置：
5.接下来在Input/Lock选项页做如下设置：
6.接下来就是几个Next,相当于在第一个选项卡Parameter Settings的剩余设置全部跳过，
进入到PLL Reconfiguration也是点击Next跳过，进入到Output Clocks选项卡中进行如下设置：
7.根据需要的时钟输出个数，分别确定需要的clk的参数，设置好过后点击Next，到EDA
选项卡，点击Next到最后一个Summary选项卡，进行如下设置：
8.在新建的工程中调用它的方法与模块例化一样，亦即例化PLL模块。
说明：在工程文件
中添加以上生成的文件中的一个即可，那个文件是：pll_Pro.v，例化好了过后进行编译，通过编译过后在Project Navigator可以看到如图所示效果，说明PLL模块的配置与调用成功。
QuartusII软件的使用
Q u a r t u s I I软件的使用入门4．1Quartus II 简介Quautus II是Altera 公司的综合性PLD开发软件,支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整的PLD设计流程。
它支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对EDA第三方工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
在本教程中使用的Quartus II的版本为5.0 。
4．1．1 设计工作流程用户首先对所做项目进行设计，明确设计目的、设计要求。
然后利用原理图输入方式或文本输入方式进行设计输入。
输入完成后进行编译，若编译过程中发现错误，则应检查设计输入以修改错误，直至没有错误产生。
编译完成后进行仿真，检查是否达到了设计要求，若未达到要求，需重新检查设计输入及编译过程，不断迭代、收敛直至满足设计要求。
最后将设计配置到目标器件中进行硬件验证与测试。
4．1．2 Quartus II 的图形用户界面Quartus II 的图形用户界面如图所示，从图中可以看出共有以下几个子窗口。
编辑输入窗口项目导航窗口状态窗口消息窗口图Quartus II软件的图形用户界面1．Project navigator 项目导航窗口项目导航窗口包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和Design Units 提供了工程文件和设计单元的列表。
2．编辑输入窗口设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显示在这里。
3．Status窗口状态窗口，用以显示各系统运行阶段的进度。
4．Message窗口消息窗口，实时提供系统消息、警告和错误等信息。
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在管理器窗口中选择菜单 “Assignments”→“Settings…”， 或直接在工具栏中点击按钮，出 现“Settings”对话框。
仿真的模式选择 “Functional”(功能仿 真)
在“Settings”对话框左侧 “Category”栏内选“Simulator Settings”，对仿真进行设置， 包括仿真的模式、仿真的输入文 件以及仿真结果是否复盖原文件 等，然后点击“OK”。 Βιβλιοθήκη 过仿真可以检查设计中的错误和问题。
QuartusⅡ软件可以仿真整个设计，也可以仿真 设计的任何部分。可以指定工程中的任何设计 实体为顶层设计实体，并仿真顶层实体及其所 有附属设计实体。
仿真有两种方式：功能仿真和时序仿真。根据
设计者所需的信息类型，既可以进行功能仿真 以测试设计的逻辑功能，也可以进行时序仿真， 针对目标器件验证设计的逻辑功能和最坏情况 下的时序。
从“Nodes Found”框中选中信 号，然后按“≥”箭头，使所选 信号名进入“Selected Nodes” 框。如按“>>”箭头，则 “Nodes Found”框中所有信号 全部进入“Selected Nodes”框。
点击该框中“OK”，所 选信号将出现在波形图 编辑窗口中。
根据需要编辑输入波形。编辑窗口左 侧的按钮由上至下依次为：取波形窗 口、选择工具、文本工具、波形编辑 工具、缩放（点左键放大、点右键缩 小）、全屏、查找、替换、未初始化、 强制未知 、强0 、强1 、高阻、设为 相反逻辑、设置时钟波形、设置计数 值等。
点击“Node Finder…” 按钮，打开“Node Finder”对话框。
在“Filter”下拉框中选 择信号类别，如选 “Pins：all”，表示选择 所有引脚（信号）
点“List”按钮，将所选 类别的所有信号均列于 “Nodes Found”框中。
选择完成后，按“OK”， 返回“Insert Node or Bus…”对话框
设计输入
编译
修改设计
仿真
编程
在线测试
输入方式有：原理图（模块框图）、波形图、
VHDL、Verilog HDL、Altera HDL、网表等。 QuartusⅡ支持层次化设计，可以将下层设计细 节抽象成一个符号（Symbol），供上层设计使 用。
QuartusⅡ提供了丰富的库资源，以提高设计的
效率。Primitives库提供了基本的逻辑元件。 Megafunctions库为参数化的模块库，具有很大 的灵活性。Others库提供了74系列器件。此外， 还可设计IP核。
编译包括分析和综合模块
（Analysis & Synthesis）、 适配器（Fitter）、时序分 析器（Timing Analyzer）、 编程数据汇编器 （Assembler）。
点击该快捷图标开 始编译，或者选择 菜单 “Processing”→ “Start Compilation”
编译成功，下 一步做仿真
选择菜单 “File”→“New…”
选择“Vector Waveform File”
点击“OK”
选择菜单“Edit”→“End Time...”项， 键入仿真结束时间，按“OK”。
选择菜单“Edit”→“Grid Size...”项， 键入显示网格间距的时间，按“OK”。
在“Edit”菜单中或在波形图编辑窗 口左侧“Name”栏空白处，单击鼠标 右键选择“Insert”→“Insert Node or Bus...”项，打开“Insert Node or Bus…”对话框。
设置完成后，点击“OK”。
要进行功能仿真，则仿真开始 前在管理器窗口中选择菜单 “Processing”→“Generate Function Simulation Netlist” 生成功能仿真网表；若进行时 序仿真，则仿真前必须对设计 进行编译，产生时序仿真的网 表文件。)
在管理器窗口中选择菜 单 “Processing”→“Start Simulation”或直接点 击工具栏按钮，开始仿 真。
选择文档路径
点击next
点击next
点击next
点击next
点击finish，创 建工程完成
可以看到已经新建的 项目“count”
选择菜单 “File”→“New…”
选择“Verilog HDL File”
点击“OK”
输入verilog HDL源码
点击“save”快捷图标 保存
点击“保存”， 一般文件名自动 生成，与模块名 相同。
经编译后生成的编程数据，
可以通过QuartusII中的 Programmer和下载电缆直 接由PC机写入FPGA或CPLD。
选择菜单 “File”→“New Project Wizard…”
打开“New Project Wizard…”对话框
New Project Wizard对话 框 键入项目名。项目 名称，可以是任何 名字。推荐使用和 顶层设计名相同的 名字。 顶层设计名。名字必 须和顶层文件名字相 同。