原理图checklist
硬件-原理图布线图-设计审核表
23.当前版本的BOM是否需要变更确认。BOM 版本：_______, ECN:_________
是否免
24.过流保护是否工作正常，是否可靠
25.过压保护是否工作正常，是否可靠
Designedby：
Checkedby：
Approvedby：
是否免
4.元器件标注（名称，标称值，单位，型号，精度等）是否符合要求
是否免
5.元器件摆放和布局是否合理、清晰。
是否免
6.器件间连线是否正确，规范。
是否免
7.电气连线交叉点放置是否合理。
是否免
8.重要的电气节点是否明确标示。
是否免
9.重要网络号是否标准清晰。
是否免
10.是否对特殊部分添加注释。
是否免
11.零件选型是否符合要求（零件封装，可购买性，电压电流是否满足等）。
是否免
5.去耦电容摆放位置是否符合要求。
是否免
6.线宽，线距，GAP是否满足要求。
是否免
7.走线是否存在锐角、直角。
是否免
8.高频信号走线是否符合标准。
是否免
9.是否存在阻抗匹配要求。 阻抗匹配要求：
是否免
10.电源，GND是否符合要求。
是否免
11.器件PAD、焊盘大小是否符合要求。
是否免
12.过孔，通孔是否符合要求。
是否免
19.是否进行长时间可靠性测试（>=48H）。
是否免
20.当前版本是否需要Rework。ECN:___________________
是否免
21.当前版本原理图是否需要变更。原理图版本：________
是否免
22.当前版本PCB布线图是否需要变更。PCB版本：_______， ECN:_________
流片前的checklist
流片前的Check List◆驱动/负载检查1．要对金属线、via，contact的电流负载能力进行检查；2．检查输出管脚的驱动能力是否足够。
可在仿真时在输出端追加5p 电容为负载（作为PAD的等效电容），观察驱动能力是否足够；3．信号线接到数字PAD之前至少要添加一个W/L为20的buffer以提高驱动能力。
4．在面积允许的情况下，via和contact打越多越好,尤其是input/output部分；◆IO检查1．对IO分类,不同供电电位的IO分开接不同电位的IO power ring.混合信号电路尤其要注意这点；2．检查IO上的IO power ring是否正确接到电源和地上；3．检查各PAD上的pin是否和core里的pin正确连接；4．IO的布局要注意不要将输入弱信号和强信号的IO放置在一起，这样弱信号会受到强信号的干扰。
5．根据PAD连接到core的金属层次确保连接PAD与core。
6. IO PAD间距除要满足设计规则外，还必须满足封装厂的要求，比如最小压焊尺寸（60um*60um），最小中心间距（80um）等。
7.IO直接相连的输出管要保证Drain到Poly足够的距离，大于等于1.5um为宜，或者加上SAB层，以保证足够的ESD可靠性。
8.数字要通过带IO的后仿真，防止发生IO上使能端的连接错误。
9.从自动布局布线软件（如Astro）导出GDS文件，再导入Virtuso 做DRC前，要将版图中得IO替换为Foundry（如smic）提供的完整的IO gds文件导出来的IO库单元中的IO（包括PADFILLER），防止出现额外的逻辑操作层，如HTNWL。
走线检查1．金属连线不宜过长，如果不得已需要长连线可以在中间添加buffer 提高驱动能力；2．数字电路的走线不要经过模拟电路的器件，否则容易引入强干扰，影响模拟电路正常工作。
反之模拟电路走线也不要经过数字电路。
3．数模混合信号电路中模拟电路外边最好加入隔离环，必要时需要用单独的管脚为隔离环接地或接电源电压。
手机硬件设计Checklist-1
人工检查
15
FPC的设计应该保证每4~8根信号线就有一个地线， 如果有些信号的电流比较大，或者频率比较高，还 需要额外的包地线。
基带硬件 PCB
电源模块 布局布线 设计
原理图设 计
人工检查
对于有串联滤波网络的接口，除非滤波网络有特殊
ESD/EMI防
16
要求，并且滤波网络有足够的通流能力。否则防护 器件应该放在滤波网络和连接器之间，避免防护器
基带硬件 各种接口 原理图 功能模块
各种接口 功能模块
人工检查
电路中的MLCC电容耐压需要满足以下要求：当工作
27
电压大于等于5V时，所选电容要求降额达到60%，低 于5V，电容降额要求达到80%。Polymer钽电容耐压 要求：电压降额要求满足80%。电感、磁珠等的温升
基带硬件 原理图
电源管理 模块
计
11
ห้องสมุดไป่ตู้
防护器件要放在接口最入口处，但和射频天线冲突
时，可以适当调整。比如串联电感到Speaker，可以 把电感放在防护器件和Speaker之间，但必须考虑电 感的防静电能力，并且电感要放在Speaker附近，周
基带硬件 PCB
围没有其他可能间接放电的静电路径（地除外）
ESD/EMI防 护电路布 局布线设 计
序号
设计准则
主题 子主题 技术类别 检查方式
1
如果充电底座接口没有防呆结构设计防止正负极反 基带硬件 电源管理
接，则接口电路设计应该包含防反接保护电路
原理图 模块
原理图设 计
人工检查
2
在固定台手机中，要在听筒螺旋线接口处使用TVS或 基带硬件 音频功能
者对地并接电容进行防护；
PCB评审CHECK LIST
SCH，PCB同步，库元件最新。走线完 成，DRC消除。 检查器件摆放是否符合结构要求 凸出PCB板边缘器件（如AudioJack） 不会和拼版工艺边干涉 项目中新增加器件的库是否正确， pcb的PartNumber与原理图是否正确 有方向的器件是否都有标示点，有极 性元件的极性是否标有正负极丝印， 是否正确。如芯片1脚、电容、二极 管、三极管、电池的极性。 丝印文字高度不得小于0.5mm，丝印 线宽不得小于0.127mm。BOT面文字需 要镜像.BGA和CSP元件都应有贴片定 NPTH孔周围0.2mm内是否禁止走线。 器件是否远离板边,保证板边有完整 铺 地(机构有特殊要求的器件除外,如天 各个器件之间的距离是否满足最 0.3mm 建议最小线宽线距为0.1mm/0.1mm, BGA pitch为0.5mm时可以在BGA内部 内层局部使用0.075mm/0.075mm的线 宽线距，表层线宽线距不得小于 0.1mm/0.1mm。 相同网络的盲孔(via1-2,via5-6)和 埋孔(via2-5),是否没有重叠,最差只 能 通孔板是否没有通孔落在BB的BGA焊 盘上 HDI板是否没有盲孔(Via1-2,Via5-6) 一半在焊盘上，一半在焊盘外 各Solder Mask开窗区域是否与导线 、过孔重叠 对于ESD器件和滤波电容，要先过器 件再进IC的PIN 表层是否没有长的高速数字走线,否则 会有辐射干扰,影响天线的灵敏度 (LCD BUS,Sensor Bus) 音频线（Speaker，Receiver，Micphone 等）是否进行了差分线、包地处理 多引脚的元器件（如SOIC、QFP 等），引脚焊盘之间的连线，应由焊 盘加引出互连线之后再短接，以免产 生桥接。 不同功能的线,特别是敏感线,是否避 免隔层平行走线 必须对BB芯片进行有效屏蔽，加屏 蔽盖 天线区域的地能否净空
CHECKLIST- EE原理图设计检查
一、Power SCH
Item Number 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 检查项目 确保所有的电源转换模块OCP/OVP点设定正确 MLCC电容耐压值至少要按照2倍选择 相数是否足够,能提供足够大的电流、功率給CPU,Chipset等 PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz Input ECAP的Ripple current(参考2700mA) Output ECAP的ESR是否足够小 所有用在12V电源上的Ecap耐压值>=16V H-Side MOSFET要选择导通速度快的 L-Side MOSFET要选择Rds(on)低的 Linear mode 的损耗P=Δv*i，一般，1颗LDO可承受的功率损耗 Pmax*Junction=器件Temp，保证器件temp与环境Temp之和小于 MOS的最大工作温度的80%。 单板上同一电源和地名称要统一 单相PWM driver 的BOOT Pin与phase端接0.1uF电容.核对BOOT电 容，是否耐压值为50V H-side Gate上预留0ohm电阻. Feedback电路设置是否准确 GND和AGND电路要分开,但最后要通过一点进行连接。如果是 chipset的 AGND电流很大，可直接与GND相连，不需要连接0OHM, 否则通流不够。 PWROK的Pull high要用本身的power去做。 第一次画power原理图要加上GAP,方便调试。（所有Power的 Enable信号可以预留一个Gap，方便Power调试） 有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋 予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。 确认电感封装，核对饱和电流是否满足电路需求。电感封装越 大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流 。 确认补偿线路，保证足够的穿越频率，以及相位裕度。 核对LDO的最大压差是否满足SPEC要求（input&output） Designer Check OK NG
关于模拟设计的基本要点(Checklist)
关于模拟设计的基本考虑Basic Precautions and Tips that an Analog Designer Should Know.很多时候，我们在初期设计或者优化电路时，满脑子想的都是性能如何能一点一点提高，而忽略了所谓的模拟设计的一些基本考虑；待到版图设计时已经晚矣。
那个时候再去修改基本设计无疑是不值得，要么耗费精力，要们前功尽弃。
作为教训，如果我们能够在设计初期，就带着这些基本考虑，那么在选择基本器件的时候，就会有的放矢，知道一个大概的合理的选取范围，有利于版图设计和优化。
1. Minimum channel length of the transistor should be four to five times the minimum feature size of the process. We do it, to make the lambda of the transistor low i.e. the rate of change of Id w.r.t to Vds is low.晶体管最小沟长为工艺最小特征尺寸的4-5倍，用来减小沟长调制效应。
2. Present art of analog design still uses the transistor in the saturation region. So one should always keep Vgs of the Transistor 30% above the Vt.目前模拟设计仍然是使晶体管工作在饱和区，故应使Vgs大于Vt约30%。
3. One should always split the big transistor into small transistors having width or length feature size < or = 15um.应把大管分成小晶体管，使其宽/长特征尺寸<或=15um。
硬件原理图设计-CHECKLIST
在防雷、瞬态抑制保护的前级是否有合理的过流保护
40
在设计方案中是否采用了共模、差摸噪波抑制措施
41
在输入回路中是否设计了过、欠压保护
42
单板器件的工作温度是否控制在允许的范围内
43
单板上的散热设计是否安全可靠
44
电源EMI滤波器是否安装在系统屏蔽体的入口
45
需要进行防护的电信号接口是否都具备防护电路；
15
如果CPU内部自带Watchdog电路，则采用内部的Watchdog，对于系统来说更为安全可靠。
16
对于CPU的中断输入脚，无论使用与否，应接有上拉或下拉电阻，尽量不要悬空。对于不用的输入脚，也应尽量照此处理。
17
专用芯片的应用是否参考了厂家资料给出的推荐电路。
18
在总线达到产生传输线效应的长度后，是否考虑了匹配
26
所有器件功率、频率、驱动能力已降额设计
27
TVS等保护器件应和被保护器件接同一个地（一般是GND）
28
CMOS器件其不用输入端应接上拉/下拉电阻使其输入电平固定，既不能悬空也不应直接接VCC或GND
29
CMOS器件和TTL器件的电平兼容，TTL输出不能驱动CMOS输入
30
两个电源的输出不能直接并联使用
19
关键信号是否引到接插件或预留了测试点
20
PCB、单板软件的版本信息是否都在各自范围内设计，并可上报
21
单板的关键芯片是否支持自测试计是否统一考虑；
23
单板上电后的芯片的初始状态是否固定
24
单板上接插件的间距和位置是否参考同类成熟单板
25
单板所有器件选型是否通过品质和商务清单评审。
46
电路原理图检查的十大步骤详解
电路原理图检查的十大步骤详解最近一直在做嵌入式系统，画原理图。
最后，为了保证原理图准确无误，检查原理图花费我近两周的时间，在此，把我在检查原理图方面的心得体会总结在此，供大家参考，说得不对的地方欢迎大家指出。
往往我们画完电路原理图后，也知道要检查检查，但从哪些地方入手检查呢?检查原理图需要注意哪些地方呢?下面听我根据我的经验一一道来。
1.检查所有的芯片封装图引脚是否有误当然，我指的是自己画的芯片封装。
我在项目中曾经把一个芯片的2个引脚画反了，导致最后制版出来后不得不跳线，这样就很难看了。
所以，检查与原理图前一定要从芯片的封装入手，坚决把错误的封装扼杀在摇篮中！2.使用protel的Tools->ERC电气规则检查，根据其生成的文件来排错这个指的是protel99的ERC电气规则检查，DXP应该也会有相应的菜单可以完成这样一个检查。
很有用，它可以帮你查找出很多错误，根据它生成的错误文件，对照着错误文件检查一下你的原理图，你应该会惊叹：“我这么仔细地画图，竟然还会有这么多错误啊？”3.检测所有的网络节点net是否都连接正确（重点）一般容易出现的错误有：1)本来两个net是应该相连接的，却不小心标得不一致，例如我曾经把主芯片的DDR时钟脚标的是DDR_CLK，而把DDR芯片对应的时钟脚标成了DDRCLK，由于名字不一致，其实这两个脚是没有连接在一起的。
2)有的net只标出了一个，该net的另一端在什么地方却忘记标出。
3)同一个net标号有多个地方重复使用，导致它们全部连接到了一起。
4.检测各个芯片功能引脚是否都连接正确，检测所有的芯片是否有遗漏引脚，不连接的划X芯片的功能引脚一定不要连错，例如我使用的音频处理芯片有LCLK、BCLK、MCLK三个时钟引脚，与主芯片的三个音频时钟引脚一定要一一对应，连反一个就不能工作了。
是否有遗漏引脚其实很容易排查，仔细观察各个芯片，看是否有没有遗漏没有连接出去的引脚，查查datasheet，看看该引脚什么功能，如果系统中不需要，就使用X把该引脚X 掉。
硬件设计checklist
编号YES NO 不适用备注SA000SA001SA002SA003SA004SA005SA006SA007SB000SB001SB001SB002SC000对于不焊接、选择焊接或可调器件在其附近加文字备注并说明理由在相应位置添加兼容元器件的文字备注SB：器件选型原理图设计Checklist 灰色表示推荐参考的checklist 注明功率电阻，高耐压电容、变压器和保护器件（如压敏电阻，热敏电阻，ESD保护，放电管等）的关键指标和注意事项CHECKLIST要素集SA：文档格式与标注注明关键电路和元器件的重要参数。
如开关电源的频率、电感特性，隔离型DC-DC的隔离电压，晶体振荡器的负载电容，通用模块电路的功耗需求等原理图首页为版本信息说明。
包括版本号、版本修订记录、修订日期、修订人、详细修订内容和页数采用威胜信息通用原理图设计模版标注内容采用统一格式，字体为Courier New，粗体，字号不大于5号对于需要重点测试的关键网络添加测试点，文字备注不得选用已停产、即将停产、上市时间小于一年或供货周期大于八周的元器件物料和器件选型通过元件优选流程高压安规电容选型合理SC：封装不得选用唯一供应商供应的器件，必须有可替代性元器件型号，封装与生产厂家资料一致SC001SC002SD000SD001SD002SD003SD004SD005SD006SD007SD008SD009SD010SD011SD012SD013SD014SD015SD016SD017CPU的核心电源由LDO器件提供复位时，受控电源的电压不大于20%的额定电压值电源回路的电压范围设计合理电源回路各个电压的功率设计合理各类逻辑电平（如CMOS、TTL和LVTTL等）必须匹配CPU I/0、LED、继电器控制信号设计必须考虑芯片上电、复位时的状态电路设计有一定的扩展性器件原理图封装中，电源和地引脚不得隐藏如果硬件设计（或变更）涉及内核驱动设计（或相应变更）（如专用硬件资源分配、I/O功能定义、外部扩展地址分配等），硬件设计人员必须与内核组充分沟通、确认并达成共识。
华为-原理图绘制评审规范-checklist
华为-原理图绘制评审规范-checklist原理图绘制评审规范前⾔本技术规范根据国家标准和原邮电部标准以及国际标准系列标准编制⽽成。
本规范于。
本规范起草单位：本规范主要起草⼈：本规范批准⼈：本规范修改记录：⽬次1、⽬的 12、范围 13、定义 14、引⽤标准和参考资料 15、原理图绘制评审内容 15.1图纸幅⾯及格式 15.2标题栏 25.3项⽬代号 25.4标称值 25.5原理图布局 35.6 层次化电路的设计 45.7项⽬代号 45.8注释和解释 65.9电源及地⽹络 65.10去耦电容的放置7原理图绘制评审规范1、⽬的本规范规定产品原理图绘制中符合原理图绘制评审的要素，旨在统⼀绘制的评审要素。
2、范围本规范适⽤于公司产品中所有具有符合原理图绘制规范的原理图绘制评审，⽤于指导原理图绘制、中试审查。
3、定义⽆4、引⽤标准和参考资料下列标准包含的条⽂，通过在本标准中引⽤⽽构成本标准的条⽂。
在标准出版时，所⽰版本均为有效。
所有标准都会被修订，使⽤本标准的各⽅应探讨，使⽤下列标准最新版本的可能1、原理图绘制评审内容本审查内容表审查的某些项⽬如果与设计的单板⽆关则填“不评审”，如果符合或不符则必须填“是”或“否”。
对于填“否”的项必须说明原因，否则不能通过评审。
对于必须审查⽽没有进⾏审查的项⽬，设计审查⼈要承担设计的全部责任。
1.1图纸幅⾯及格式(1)选择图纸幅⾯尺⼨未超出A0幅⾯。
□是□否□不评审(2)图纸的任何内容没有超出外框线之外，也没有叠加在外框线上。
□是□否□不评审(3)除带有图幅分区的VIEWDRAW图框使⽤模板a3.1，a4.1外，其余采⽤软件⾃带的图框。
□是□否□不评审(4)图幅分区数⽬取偶数。
每⼀分区的长度在25~75mm之间选择。
□是□否□不评审(5)分区的编号，沿⽔平⽅向⽤阿拉伯数字从左向右顺序编写，由1开始⾃左向右排列，最多到6；沿垂直⽅向⽤⼤写拉丁字母从上到下从A开始填写，最多到H。
PCBA制程技术及check list讲解
短 路(Bridge)
不良品
良品
22
空 焊(Wettability)
不良品
良品
23
偏移(Horizontal shift / Vertical shift)
不良品
良品
24
缺 件(Missing Component)
Байду номын сангаас
不良品
良品
25
墓 碑(Missing Component Solder)
少时间,以不超过24小时为原则,若超过24H必须将PC板送至烤箱内烘烤,烘 烤温度为120度,时间为2H. 6.拆封后之PCB板不能置于静电框上,以防刮伤/污染PCB板板面. 7.针对打第二面时插板需注意隔一格插一片.
生产工具:
WI.料站表.静电框.条形码标签.拆封标签.盖板.板子.台车
4
送板机的工具图片
13
高速机/泛用机生产工具图片
电脑/扫描枪
材料
模组式机器Feeder
14
上料流程
1.机器显示屏提示所缺料站.确认找到所缺料站； 2.取出所缺料站FEEDER，注意一次只能提取一只FEEDER； 3.在电脑上确认正确的料表号码； 4.扫描旧料盘上料号，并输入站数； 5.拿料表和旧料盘去料车上找新料，必须确保料站表和旧料盘及新料三者
2
SMT 生产流程 SMT:
送板机
锡膏印刷机
锡膏检测机
高速机
目检打包
AOI
回焊炉
3
泛用机
1.送板机
注意事项:
1.拆封PCB必须戴静电手套. 2.PCB上架前必须确认它的料号和方向以及它的版本是否正确. 3.每次拆开的PCB不能超过3框. 4.PCB进板方向依相应机种生产参数管控计划表规定为准. 5.PCB拆箱后要在外箱注明拆箱时间以便追踪PCB拆封后在空气中暴露多
PCB 原理图 Checklist检查表
类别描述检视规则原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。
检视规则原理图要和公司团队和可以邀请的专家一起进行检视。
检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。
检视规则正式版本的原理图在投板前需要经过经理的审判。
差分网络原理图中差分线的网络，芯片管脚处的P 和N 与网络命令的P 和N 应该一一对应。
单网络原理图中所有单网络需要做一一确认。
空网络原理图中所有空网络需要做一一确认。
1、原理图绘制中要确认网格设置是否一致。
2、原理图中没有网格最小值设置不一致造成网络未连接的情况。
网络属性确认网络是全局属性还是本地属性1、原理图中器件的封装与手册一致。
2、原理图器件是否是标准库的symbol 。
绘制要求原理图中器件的封装与手册一致。
指示灯设计默认由电源点亮的指示灯和由MCU 点灭的指示灯，便于故障时直观判断电源问题还是MCU 问题网口连接器确认网口连接器的开口方向、是否带指示灯以及是否带PoE 网口变压器确认变压器选型是否满足需求，比如带PoE 按键确认按键型号是直按键还是侧按键电阻上下拉同一网络避免重复上拉或者下拉OD 门芯片的OD 门或者OC 门的输出管脚需要上拉匹配高速信号的始端和末端需要预留串阻三极管三极管电路需要考虑通流能力可测试性在单板的关键电路和芯片附近增加地孔，便于测试连接器防呆连接器选型时需要选择有防呆设计的型号仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO 、IIC 、PCI 、Local bus 仿真电路中使用电感、电容使用合适Q 值，可以通过仿真。
时序确认上电时序是否满足芯片手册和推荐电路要求。
时序确认下电时序是否满足芯片手册和推荐电路要求。
时序确认复位时序是否满足芯片手册和推荐电路要求。
复位开关单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。
原理图电气规则检查及报表
2．“Rule Matrix(电气法则测试矩阵)”标签页 用鼠标左键单击“Setup Electrical Rule Check”对话框的“Rule Matrix”标签，即可进入“Rule Matrix”标签页，如下图所示。
可以设置“Connected Pin/Sheet Entry/Port Rule Matrix”(有连接关系的管脚、方块电路的I/O端口和电路的I/O端口)的矩阵规则。
8.2.3 生成交叉参考元件列表 1）执行“File\ Open”命令，打开需要生成交叉参考元件列表的项目文件。 2）执行“Reports\Cross Reference”菜单命令。 3）执行上一步操作后，系统将自动进入到文本编辑器，并产生后缀为.XRF的交叉参考元件列表。下图所示为“振荡器和积分器.sch”生成的交叉参考元件列表。 4）执行“File\Save”命令，将生成的交叉参考元件列表文件存盘。
网络表的格式 ⑴ 元件的声明格式 元件的声明主要有以下几个特点： ●元件的声明以“［”开始，以“］”结束，其内容包括在两个方括号之间。 ●网络经过的每一个元件都要有相应的声明。 ●元件声明的内容主要有元件的标号、元件的封装名称和元件的注释文字三部分。 下面是一个元件的声明的例子： [ 元件声明开始 C3 元件的标号 RAD0.1 元件的封装名称 0.01 元件的注释 ] 元件声明结束 ⑵ 网络的定义格式 网络的定义有以下几个要求： ●网络的定义以“（”开始，以“）”结尾，将其内容包括在两个圆括号之间。 ●网络定义中，定义该网络的名称。 ●网络名称定义后，列出连接该网络的各个端点。
完成参数设置后，系统自动进入表格编辑器，同时形成后缀为.XLS的元件列表，下图表示电路原理图“zdq.sch”生成的元件材料表文件。 选择“File”菜单，然后在弹出了下拉菜单中选择“Save”选项，将生成的元件材料表文件存盘保存。
电源PCB-CHECKLIST(布局)
所有器件满足禁布要求
需封装库人员和客户确认，新器件的封装库建库正确，元器件选用封装对应无误
确认PCB上器件安装的加工路线，并采取相应的布局方案，板边是否需要5mm 禁布区（最少3mm），或者加工艺边
压接器件是否满足安装间距要求
拨码开关、复位器件，指示灯、测试点等，不与其它器件冲突（如拉手条、 散热片、扣板、斜插或平插的器件（如DIMM条和CF卡等）等），且放在元件面
免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ]
备注
是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[ 是[ ] 否[
免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ] 免[ ]
不耐热的元器件和热敏器件(如铝电解电容、晶体等)不靠近高热器件 开关电源MOS管的散热是否满足要求 高速与低速，数字与模拟按模块分开布局 始端匹配靠近发端器件，终端匹配靠近接收端器件 退耦电容靠近相关器件放置 晶体、晶振及时钟驱动芯片等靠近相关器件放置 根据分析仿真结果或已有经验确定总线的拓扑结构，确保满足系统要求 现有布局能否满足绝对长度要求，相对长度是否容易实现 对同步时钟总线系统的布局满足时序要求 电感、继电器和变压器等易发生磁场耦合的感性器件不相互靠近放置 为避免单板焊接面器件与相邻单板间发生电磁干扰，单板焊接面不放置敏感 器件和强辐射器件 接口器件靠近板边放置，已采取适当的 EMC 防护措施（如带屏蔽壳、电源地 挖空等措施），提高设计的EMC能力 保护电路放在接口电路附近，遵循先防护后滤波原则 发射功率很大或特别敏感的器件（例如晶振、晶体等）远离屏蔽体、屏蔽罩外壳 复位器件、复位信号远离其他强干扰器件、信号 元件面下面的平面层为地 主电源层尽可能与其对应地层相邻，电源层与对应的地满足20H规则 每个布线层尽量满足有一个完整的参考平面，关键信号至少要有一个完整的参考平面 多层板层叠、芯材（CORE）对称 过孔的厚径比大于10:1时，需要得到PCB厂家确认 光模块的电源、地与其它电源、地分开，以减少干扰 有阻抗控制要求时，层设置参数满足要求
PCB Checklist
单板信号走线上不能有锐角和直角（一般成 135 度角连续转弯，射频信号线最好采用圆弧形或经过计算以后的切角铜箔）
60.
对于双面板，检查高速信号线是否与其回流地线紧挨在一起布线；对于多层板，检查高速信号线是否尽量紧靠地平面走线
61.
对于相邻的两层信号走线，尽量垂直走线
62.
避免信号线从电源模块、共模电感、变压器、滤波器下穿越
63.
尽量避免高速信号在同一层上的长距离平行走线
64.
板边缘还有数字地、模拟地、保护地的分割边缘是否有加屏蔽过孔？多个地平面是否用过孔相连?过孔距离是否小于最高频率信号波长的1/20？
65.
浪涌抑制器件对应的信号走线是否在表层短且粗？
66.45
确认电源、地层无孤岛、无过大开槽、无由于通孔隔离盘过大或密集过孔所造成的较长的地平面裂缝、无细长条和通道狭窄现象
IC器件的去耦电容数量及位置是否合理
29.
信号线以不同电平的平面作为参考平面，当跨越平面分割区域时，参考平面间的连接电容是否靠近信号的走线区域。
30.
保护电路的布局是否合理，是否利于分割
31.
单板电源的保险丝是否放置在连接器附近，且前面没有任何电路元件
32.
确认强信号与弱信号（功率相差30dB）电路分开布设
38.
模块电源等周围电路布局是否合理
39.
电源的整体布局是否合理
规则设置
40.
是否所有仿真约束都已经正确加到Constraint Manager中
41.
是否正确设置物理和电气规则（注意电源网络和地网络的约束设置）
42.
Test Via、Test Pin的间距设置是否足够
43.
叠层的厚度和方案是否满足设计和加工要求
射频电路设计PCB审查checklist
【值得收藏】射频电路设计PCB审查checklist 2016-05-18硬件十万个为什么大小编下图所示为PCB 设计完成后的结构轮廓图：我们将布局成“U”形。
布局成U 形并不是不可以，但需要在中间加隔腔将其左右进行隔离，做好屏蔽。
还有一种在横向也需要添加隔腔。
即，用隔腔把一字形左右进行隔离。
这主要是因为需要隔离部分非常敏感或易干扰其它电路；另外，还有一种可能就是一字形输入端到输出端这段电路的增益过大，也需要用隔腔将其分开（若增益过大，腔体太大，可能会引起自激。
）。
B 芯片外围电路布局射频器件外围电路布局严格参照datasheet 上面的要求进行布局，受空间限制可以进行调整；数字芯片外围电路布局就不多讲了。
二、布线注意事项根据50 欧姆阻抗线宽进行布线，尽量从焊盘中心出线，线成直线，尽量走在表层。
在需要拐弯的地方做成45 度角或圆弧走线，推荐在电容或电阻两边进行拐弯。
如果遇到器件走线匹配要求的，请严格按照datasheet 上面的参考值长度走线。
比如，一个放大管与电容之间的走线长度(或电感之间的走线长度)要求等等。
在进行PCB 设计时，为了使高频电路板的设计更合理，抗干扰性能更好，应从以下几方面考虑（通用做法）：（1）合理选择层数在PCB 设计中对高频电路板布线时，利用中间内层平面作为电源和地线层，可以起到屏蔽的作用，有效降低寄生电感、缩短信号线长度、降低信号间的交叉干扰。
（2）走线方式走线必须按照45°角拐弯或圆弧拐弯，这样可以减小高频信号的发射和相互之间的耦合。
（3）走线长度走线长度越短越好，两根线并行距离越短越好。
（4）过孔数量过孔数量越少越好。
（5）层间布线方向层间布线方向应该取垂直方向，就是顶层为水平方向，底层为垂直方向，这样可以减小信号间的干扰。
（6）敷铜增加接地的敷铜可以减小信号间的干扰。
（7）包地对重要的信号线进行包地处理，可以显著提高该信号的抗干扰能力，当然还可以对干扰源进行包地处理，使其不能干扰其他信号。
硬件原理图设计-CHECKLIST
结论
结论说明
1
接口电路一般使用专用芯片，是否注意采用光器件或变压器进行隔离、传输匹配有PGND引脚或要求接PGND时，在单板上是否设计了相应的PGND地，并在电源接口处与电源地相连，以防雷击并泄放一次保安单元剩余的电荷。
3
是否考虑到单板与RF模块接口的输入/输出信号的电平隔离及匹配。
26所有器件功率频率驱动能力已降额设计27tvs等保护器件应和被保护器件接同一个地一般是gnd28cmos器件其不用输入端应接上拉下拉电阻使其输入电平固定既不能悬空也不应直接接vcc或gnd29cmos器件和ttl器件的电平兼容ttl输出不能驱动cmos输入30两个电源的输出不能直接并联使用31谨慎使用输出脚并接在一起的电路防止电平冲突32数模混合芯片的数字电源和模拟电源之间要隔离33芯片的nc脚不能接任何信号34确定所有逻辑电平是否符合逻辑电平接口规范35确定了总线拓朴结构和匹配方式36关键器件的可替代性37是否采用相关公司器件成熟应用电路38在模块或电源板的输入端是否有相应的防雷瞬态抑制保护39在防雷瞬态抑制保护的前级是否有合理的过流保护40在设计方案中是否采用了共模差摸噪波抑制措施41在输入回路中是否设计了过欠压保护42单板器件的工作温度是否控制在允许的范围内43单板上的散热设计是否安全可靠44电源emi滤波器是否安装在系统屏蔽体的入口45需要进行防护的电信号接口是否都具备防护电路
26
所有器件功率、频率、驱动能力已降额设计
27
TVS等保护器件应和被保护器件接同一个地（一般是GND）
28
CMOS器件其不用输入端应接上拉/下拉电阻使其输入电平固定，既不能悬空也不应直接接VCC或GND
29
CMOS器件和TTL器件的电平兼容，TTL输出不能驱动CMOS输入
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
根据板厚来确定是否可以选用焊接件和压接器件
连接器
一般连接器应注意母端有长短针，因此需母端定义电源和GND
连接器
高速信号连接器，高速信号周围的GND Pin一定接地
连接器
高速信号连接器，定义信号时，注意TX，RX在连接器上的分布，避免TX/RX混在一起（避免crosstalk）
连接器
作为一个由两个连接器拼成的接口，需选择同一厂商，同一类型连接器
时钟
确认信号摆幅，jitter等是否超出器件要求。
时钟
确认时钟器件在中心频率、工作电压、输出电平、占空比、相位等各项指标上能完全满足要求。
DDR
DDR等存储器接口都要有时钟频率降额设计。
DDR
对于可靠性要求较高的单板建议在RAM开发中满足ECC设计规则要求。
DDR
DDR的VTT电源滤波要做到Vtt电阻和绿宝电容的搭配。
FPGA
有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用一组I2C总线）
连接器
高速连接器的带宽要按照1.5-2倍选择
连接器
确认connector在PCB上的Pin定义方式
连接器
两块对插板connector的对应Pin脚信号定义是否一致，对于多块单板互连，需要确认对应连接器的物理位置是否正确。
原理图checklist
类别
描述
检视规则
原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。
检视规则
原理图要和公司团队和可以邀请的专家一起进行检视。
检视规则
第一次原理图发出进行集体检视后所有的修改点都需要进行记录。
检视规则
正式版本的原理图在投板前需要经过经理的审判。
差分网络
原理图中差分线的网络，芯片管脚处的P和N与网络命令的P和N应该一一对应。
连接器
连接器选择时需要关注引脚长度和PCB板厚的关系，引脚过长在单板生产加工完成时需要减脚处理，引脚过短（如定位管脚）在单板加工时会出现上翘等现象。
时钟
clocksignal（除differentialSignal外），要预留可调节EMI的电容位置，一般为10pF.
时钟
PCI-E2.0slot的clocksignal建议与控制芯片同源。
射频滤波
视频放大器的电源设计时要添加合适的滤波电容，防止电源噪声对射频信号质量造成本良影响。
射频滤波
电源、功率电路设计是应用电需要考虑电阻的功率特性的选择。
可测试性
部分功能模块要保持可以长工状态，利于进行硬件测试。
射频电路
直流偏置电路是否需要使能控制，控制电压精度是否满足放大器的要求。
射频电路
保证前级可能输出的最大RF峰值功率小于后级级联器件的最大极限输入功率3dB左右，需要关注信号峰值和过冲对器件过功率的影响。
绘制要求
原理图中器件的封装与手册一致。
指示灯
设计默认由电源点亮的指示灯和由MCU点灭的指示灯，便于故障时直观判断电源问题还是MCU问题
网口连接器
确认网口连接器的开口方向、是否带指示灯以及是否带PoE
网口变压器
确认变压器选型是否满足需求，比如带PoE
按键
者下拉
244/245
244/245如果不带保持功能，则必须将不用的输入管脚上下拉。
时钟
晶振管脚直接输出的信号禁止直接1驱多，多个负载会影响信号质量，建议采用1对1的方式。
时钟
晶体的xt-out和时钟驱动器相连需要0402串阻，阻值选择不能影响单板起震。
时钟
锁相环电路及参数的选取必须经过专项计算。
时钟
时钟环路滤波陶瓷电容优选NPO介质电容。
缓启
热插拔电路要进行缓启动设计
磁珠
小电压大电流（安培级）值电源输出端口的磁珠，需要考虑磁珠压降
连接器
板间电源连接器通流能力及压降留有预量
标识
扣板与母板插座网络标识是否一致，前后插卡连机器管脚信号要一一对应。
电平匹配
一驱多信号要根据仿真结果进行阻抗匹配，确定是否加始端或末端匹配电阻
匹配电平
原理图设计要关注厂家器件资料的说明，输入输出都会有明确的匹配要求。
FPGA
对于同一功能的GPIO尽量只选用同一个Pin（Reset信号除外）
FPGA
不同bank的电平跟这个bank的VCCIO电平有关
FPGA
FPGA外接ROM时，需在原理图里面标注1,2,3顺序（顺序不对会出现烧录不了的问题）。确保信号连接之间接口电平是否正确，是否需要采用levelshift设计
电源
确认电感封装，核对饱和电流是否满足电路需求。电感封装越大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流。
电源
确认补偿线路，保证足够的穿越频率，以及相位裕度。
电源
核对LDO的最大压差是否满足器件的要求（输入的电压范围和输出的电压范围）
FPGA
确认输入输出的逻辑电平是否正确；电平类型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。确认芯片和CPLD/FPGA之间的逻辑电平是否匹配，避免两边电平不一致。
FPGA
CPLD的GPIO信号作为输出管脚控制时序时，需要将此Pin通过4.7K至10K电阻做下拉处理
FPGA
CPLD的JTAG接口需要连至Header上，注意Header的Pin脚定义符合烧录器要求，JTAG信号预留ESD保护电路。
FPGA
空余的没有使用的GPIOPin接到LED上，一般3-4个LED即可。
连接器
连接器选型时需要考虑PCB的厚径比（不能超过10:1）
连接器
网口连接器选择时要关注连接器颜色，颜色不同会影响产品的外观感知。
连接器
对于不同速率、种类的接口，如10GE、GE口、FE口、控制口、调试口的鞥可以通过面膜不同颜色进行区分。
连接器
连接器选择时需要关注是否有定位管脚，没有定位管脚生产加工时可能会出现偏位。
FPGA
在原理设计期间必须向CPLD编程人员提供规范的CPLD需求文件
FPGA
在CPLD需求文件必须指定每个管脚的输入和输出状态。
FPGA
对于CPLD尽可能的少用时序逻辑，多使用组合逻辑，尽可能用简单逻辑代替复杂逻辑
FPGA
设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信号做其他逻辑的输入判定
PHY
MDC/MDIO采用一驱多的匹配方式，主器件经过串阻-》上拉电阻-》串阻到从器件，串阻要放置在两端。
PHY
1对多的控制，PHY需要预留地址信号，用于控制。
PHY
CAM等芯片功耗根据访问条件和温度，功耗变化较大，设计时要要仔细查询器件手册，明确功耗和厂家芯片的关系。
PHY
设备有光模块接口是，光模块内部串接10nf电容，链路不需要进行重复设计。
OD门
芯片的OD门或者OC门的输出管脚需要上拉
匹配
高速信号的始端和末端需要预留串阻
三极管
三极管电路需要考虑通流能力
可测试性
在单板的关键电路和芯片附近增加地孔，便于测试
连接器防呆
连接器选型时需要选择有防呆设计的型号
仿真
低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO、IIC、PCI、Localbus
电源
单板上同一电源和地名称要统一
电源
单相PWMdriver的BOOTPin与phase端接0.1uF电容.核对BOOT电容，是否耐压值为50V。H-MOS导通之后，BOOT Pin电压达24V，Phase端12V。
电源
H-sideGate上预留0ohm电阻，防止High sideMOS因Vgs过大被击穿
复位信号设计
（1）依据芯片要求进行上下拉
（2）确认芯片复位的默认状态
（3）Peset信号并联几十PF的电容滤波，优化信号质量。
（4）复位信号保证型号完整性。
复位
所有接口和光模块默认处于复位状态。
电平匹配
不同电平标准互连，关注电压、输入输出门限、匹配方式。
功耗
详细审查各个芯片的功耗设计，计算出单板各个电压的最大功耗，选择有一定余量的电源。
电源
确保所有的电源转换模块OCP/OVP点(过流保护点和过压保护点)设定正确
电源
电源的带负载能力是否足够，相数是否足够，能提供足够大的电流、功率給CPU,Chipset等（1相按最大20A计算，保守15A）
电源
PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz
电源
输入电容的Ripplecurrent(参考2700mA)；电容Ripple Current小会导致电容发热，影响寿命
二级管
使用在控制、检测、电源合入等电路中的二极管，必须考虑二极管反向漏电流是否满足设计要求。
MOS
CMOS器件未使用的输入/输出管脚需按照器件手册要求处理，手册未要求的必须与厂家确认处理方式。
温感
关键器件尤其的温度要进行监控
244/245
有上、下拉需要的信号在经过没有输出保持功能的总线驱动器后，需要在总线驱动器的输入、输出端加上下拉。
仿真
电路中使用电感、电容使用合适Q值，可以通过仿真。
时序
确认上电时序是否满足芯片手册和推荐电路要求。
时序
确认下电时序是否满足芯片手册和推荐电路要求。
时序
确认复位时序是否满足芯片手册和推荐电路要求。
复位开关
单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。
复位设计
散热器
选择散热器时，要考虑到散热器的重量和与设备的结合方式。
I2C
设备通过I2C进行互联时，可以使用芯片内I2C模块，也可以通过I2C模块。