Spartan-6管脚定义及作用
Xilinx Spartan6 IO 电平读书笔记
Xilinx Spartan6 IO 电平读书笔记FPGA的IO支持多种电平标准,但是其中用几点的概念比较模糊,在此特意记下:最近在用xilinx的spartan 6 与ARM进行通信，但是FPGA的逻辑电平是3.3V 的LVTTL标准,而ARM输出的是1.8V的电平标准，两者IO电平的不匹配，出现了一些问题如下：FPGA在VCCO = 3.3V是，是否可以设置FPGA的IO电平标准为1.8V？在翻阅了《Spartan-6 FPGA SelectIO Resources》后，得到了以下信息：Spartan-6的供电来源于3个引脚：VCCINT、VCCO、VCCAUX。
VCCINT is the main power supply for the internal FPGA logic. VCCINT also powers some of the available input drivers.VCCINT主要为FPGA的内部逻辑单元供电，同时也会给一些输入供电。
The VCCO supplies, one for each of the I/O banks,power the output drivers and some of the input drivers. The voltage on the VCCO pins determines the voltage swing of the output signal.Many of the low-voltage I/O standards supported by Spartan-6 devices require adifferent output drive voltage (VCCO). As a result, each device often supportsmultiple output drive source voltages.Output buffers within a given VCCO bank must share the same output drivesource voltage. The following I/Ostandards input buffers also use the VCCO voltage supply:LVCMOS25 (when VCCAUX = 3.3V)LVCMOS18_JEDECLVCMOS15_JEDECLVCMOS12_JEDECPCIMOBILE_DDRSpartan-6 FPGAs allow multiple I/Ostandards to be combined in the same device. Although the outputs are always powered byVCCO, multiple standards are availableunder one of the five possible VCCO values. In addition, inputs often do notneed to match the voltage applied to VCCO. Further flexibility is achieved withmultiple VCCO levels in a single device.Each bank of I/Os has independent VCCO and VREF rails. This allows each bank to be powered at VCCO and VREF levels independent of how the other banksare set. VCCO provides power primarily to the I/O outputbuffers, and VREF supplies a reference voltage for HSTL and SSTL inputs. The VCCO pins are dedicated power pins and must bepowered at all times with a voltage rail from thePCB. However, the VREF pins are dual-purpose pins; they can be used as regular I/O pinsor VREF-supply pins. When a bank uses VREF-powered inputs (as an example, for the SSTL or HSTL standards), thedesign must use the VREF pin s to supply the FPGA’s internal VREF rail with the reference voltage. If the SSTL or HSTL inputs are not used in a bank,the VREF pins in that bank can be used as regular I/O pins. Table 1-5 lists the VCCO and VREF requirements.VCCO在FPGA中，每个Bank都有自己独立的VCCO，每个Bank的VCCO可以供不同的电源，以实现不同的Bank实现不同的IO标准，在同一个Bank中，VCCO只能是一个标准，通过上面的解释中，可以看到，IO的输出都是由VCCO供电的，也就是说每个Bank的IO输出电压决定于VCCO，同时部分标准的输入也是由VCCO提供电源的。
Ompal138+Spartan-6FPGA核心板规格软硬件资料数据手册
Ompal138+Spartan-6FPGA核心板规格软硬件资料数据手册核心板简介创龙科技SOM-TL138F是一款基于TI OMAP-L138（定点/浮点DSP C674x + ARM9) + 紫光同创Logos/Xilinx Spartan-6低功耗FPGA处理器设计的工业级核心板。
核心板内部OMAP-L138与Logos/Spartan-6通过uPP、EMIFA、I2C通信总线连接，并通过工业级B2B连接器引出网口、EMIFA、SATA、USB、LCD等接口。
核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
用户使用核心板进行二次开发时，仅需专注上层运用，降低了开发难度和时间成本，可快速进行产品方案评估与技术预研。
图 1 核心板正面图图 2 核心板背面图图 3 核心板斜视图图 4 核心板侧视图典型应用领域•运动控制•电力设备•仪器仪表•医疗设备•通信探测•惯性导航软硬件参数硬件框图图 5 核心板硬件框图图 6 OMAP-L138资源框图图 7 Logos特性图 8 Spartan-6特性硬件参数表 1 OMAP-L138端硬件参数CPU CPU型号：TI OMAP-L1381x ARM9，主频456MHz1x DSP C674x，主频456MHz，支持浮点运算1x PRU-ICSS，含2个PRU(Programmable Real-time Unit)核心ROM512MByte NAND FLASH RAM128/256MByte DDR2LED 1x 电源指示灯2x 用户可编程指示灯B2B Connector 2x 80pin公座B2B连接器，2x 80pin母座B2B连接器，间距0.5mm，共320pin硬件资源1x VPIF Video OUT（支持SDTV和HDTV），ITU-BT.656 Format，ITU-BT.1120 and SMTPE296 Formats1x VPIF Video IN（支持SDTV，HDTV和Raw Capture Mode），ITU-BT.656 Format，ITU-BT.1120 and SMTPE296 Formats1x LCD Controller1x USB 1.1 HOST1x USB 2.0 OTG1x 10/100M Ethernet1x SATA2x MMC/SD/SDIO3x UART2x eHRPWM1x EMIFA，在核心板内部与FPGA通过普通IO连接3x eCAP2x I2C1x HPI1x uPP，在核心板内部与FPGA通过普通IO连接，可配置为1x 16bit或2x 8bit2x McBSP1x McASP2x SPI备注：B2B、电源、指示灯等部分硬件资源，OMAP-L138与FPGA共用。
六脚电源芯片引脚功能
六脚电源芯片引脚功能
六脚电源芯片是一种常见的电源管理芯片，它主要用于提供电源管理功能以保护电路和电子设备。
六脚电源芯片的引脚功能如下：
1. VIN引脚：VIN引脚是电源输入引脚，用于接入电源输入。
该引脚通常连接到电源轨上，例如电池或外部电源。
2. GND引脚：GND引脚是地引脚，用于连接到电路的地节点。
通常，GND引脚与VIN引脚之间应具有低阻抗路径，以确保
电流的返回路径。
3. VOUT引脚：VOUT引脚是电源输出引脚，用于提供电路所需的稳定电压。
该引脚经过稳压电路处理，以确保输出电压稳定在预定范围内。
4. EN引脚：EN引脚是使能引脚，用于控制芯片的启用或禁用。
当EN引脚保持高电平时，芯片处于启用状态；当EN引
脚保持低电平时，芯片处于禁用状态。
5. PG引脚：PG引脚是电源好引脚，用于指示电源输出是否正常。
当输出电压在合理范围内时，PG引脚会产生一个高电平
信号，否则会产生一个低电平信号。
6. BIAS引脚：BIAS引脚是芯片的参考电压引脚，用于提供其他电路模块所需的参考电压。
通常情况下，BIAS引脚需要外
部连接一个适当的电压源。
六脚电源芯片的引脚功能在不同的芯片上可能会有所差异，具体功能取决于芯片的设计和厂商的设定。
但总体来说，这些引脚在电源管理中起着关键的作用，用于保证电路的稳定工作和电源的有效管理。
为了正确使用六脚电源芯片，用户需要仔细阅读芯片的数据手册，并根据实际需求正确连接每个引脚。
此外，还需要注意芯片的额定和限制条件，以确保芯片能够在规定的环境下安全稳定地工作。
spartan6 lx150t 管脚文件
F23 5 RT IO_L14P_M5RASN_5
G24 5 RT IO_L14N_M5CASN_5
J23 5 RT IO_L15P_M5UDM_5
J24 5 RT IO_L15N_M5LDM_5
E25 5 RT IO_L16P_M5DQ4_5
G10 0 TL IO_L21NA4 0 TL IO_L22N_0
F10 0 TL IO_L23P_0
E10 0 TL IO_L23N_0
B5 0 TL IO_L24P_0
A5 0 TL IO_L24N_0
A6 101 NA MGTTXN0_101
A24 NA NA TCK
C23 NA NA TDI
F21 NA NA TMS
G21 NA NA TDO
H20 5 RT IO_L1P_A25_5
G20 5 RT IO_L1N_A24_VREF_5
B24 5 RT IO_L2P_M5A13_5
A25 5 RT IO_L2N_M5A14_5
D15 123 NA MGTREFCLK0P_123
C17 123 NA MGTRXN0_123
D17 123 NA MGTRXP0_123
C19 123 NA MGTRXN1_123
D19 123 NA MGTRXP1_123
B15 123 NA MGTAVCCPLL1_123
A16 123 NA MGTREFCLK1N_123
L23 1 RT IO_L29P_A23_M1A13_1
L24 1 RT IO_L29N_A22_M1A14_1
N19 1 RT IO_L30P_A21_M1RESET_1
108991-创龙Spartan-6平台资料-SOM-TLS6核心板功耗测试
功耗。
ห้องสมุดไป่ตู้
23 潘敏如 底板加核心板（跑程序）上电时的核心板最大稳定功耗 4.99
0.121
0.60379
SOM-TLS6-A1核心板功耗测试
底板加核心板（不跑程序）上电功耗 4.94 0.143 0.70642
A2底板+核心板方式进行。 即所有外设都工作的情况。 的底板最大稳定功耗是指直流电机转动到最大速率时的功耗。 况下测试数据，非满负荷情况下功耗
2017.08.23
M-TLS6-A1核心板功耗测试
SOM-TLS6-A
名称 底板上电（无核心板）功耗 电压(V) 4.95 电流(mA) 0.129 功耗(W) 0.63855
备注：1.功耗测试采用广州创龙TLS6Box-A2底板+核心板方式进行。 2.测试程序领用综合例程来测试，即所有外设都工作的情况。 3.底板加核心板（跑程序）上电时的底板最大稳定功耗是指直流电机转动到最大速率时的功耗。 4.以上测试功耗为软件正常运行情况下测试数据，非满负荷情况下功耗
Spartan-6管脚定义及作用
Spartan6系列之器件引脚功能详述由技术编辑于星期四, 09/25/2014 - 14:48 发表1. Spartan-6系列封装概述Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。
所有Spartan-6 LX器件之间的引脚分配是兼容的，所有Spartan-6 LXT器件之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。
表格 1Spartan-6系列FPGA封装2. Spartan-6系列引脚分配及功能详述Spartan-6系列有自己的专用引脚，这些引脚是不能作为Select IO使用的，这些专用引脚包括：专用配置引脚，表格2所示，GTP高速串行收发器引脚，表格3所示表格 2Spartan-6 FPGA专用配置引脚注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。
表格 3Spartan-6器件GTP通道数目注意：LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676中封装了8个GTP通道；LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676 和 FG(G)900中封装了8个GTP通道。
如表4，每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4 TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102个，这102个单端引脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。
表格 4Spartan6系列各型号封装可用的IO资源汇总表格 5引脚功能详述3. Spartan-6系列GTP Transceiver引脚如表6所示，对LX25T，LX45T而言，只有一个GTP Transceiver通道，它的位置是X0Y0，所再Bank号为101；其他信号GTP Transceiver的解释类似。
Xilinx FPGA 引脚功能详细介绍
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AW AKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Spartan-6 系列概述
表 2: Spartan-6 器件封装组合及最大可用 I/O 数
封装 封装尺寸 (mm) 间距 (mm) 器件 XC6SLX4 XC6SLX9 XC6SLX16 XC6SLX25 XC6SLX45 XC6SLX75 XC6SLX100 XC6SLX150 XC6SLX25T XC6SLX45T XC6SLX75T XC6SLX100T XC6SLX150T 2 4 190 190 CPG196(1) 8x8 0.5 用户 I/O 106 106 106 TQG144(1) 20x20 0.5 用户 I/O 102 102 CSG225(2) 13x13 0.8 用户 I/O 132 160 160 186 186 186 不适用 不适用 不适用 不适用 200 232 226 218 不适用 不适用 不适用 不适用 不适用 2 4 4 4 4 266 316 280 326 338 250 296 268 296 296 4 4 4 4 296 292 296 296 8 8 8 348 376 396 8 8 498 540 不适用 不适用 不适用 不适用 320 328 338 338 不适用 不适用 不适用 不适用 358 408 480 498 不适用 576 FT(G)256(3) 17x17 1.0 用户 I/O GTP CSG324 15x15 0.8 用户 I/O GTP FG(G)484(3,4) 23x23 1.0 用户 I/O GTP CSG484(4) 19x19 0.8 用户 I/O GTP FG(G)676(3) 27x27 1.0 用户 I/O GTP FG(G)900(3) 31x31 1.0 用户 I/O
DS160 (v1.6) 2010 年 11 月 5 日 推进产品规范发展
Spartan-6 系列概述
表 2: Spartan-6 器件封装组合及最大可用 I/O 数
封装 封装尺寸 (mm) 间距 (mm) 器件 XC6SLX4 XC6SLX9 XC6SLX16 XC6SLX25 XC6SLX45 XC6SLX75 XC6SLX100 XC6SLX150 XC6SLX25T XC6SLX45T XC6SLX75T XC6SLX100T XC6SLX150T 2 4 190 190 CPG196(1) 8x8 0.5 用户 I/O 106 106 106 TQG144(1) 20x20 0.5 用户 I/O 102 102 CSG225(2) 13x13 0.8 用户 I/O 132 160 160 186 186 186 不适用 不适用 不适用 不适用 200 232 226 218 不适用 不适用 不适用 不适用 不适用 2 4 4 4 4 266 316 280 326 338 250 296 268 296 296 4 4 4 4 296 292 296 296 8 8 8 348 376 396 8 8 498 540 不适用 不适用 不适用 不适用 320 328 338 338 不适用 不适用 不适用 不适用 358 408 480 498 不适用 576 FT(G)256(3) 17x17 1.0 用户 I/O GTP CSG324 15x15 0.8 用户 I/O GTP FG(G)484(3,4) 23x23 1.0 用户 I/O GTP CSG484(4) 19x19 0.8 用户 I/O GTP FG(G)676(3) 27x27 1.0 用户 I/O GTP FG(G)900(3) 31x31 1.0 用户 I/O
注： 1. 这些封装中的器件上无存储器控制器。 2. 在 CSG225 封装的 XC6SLX9 和 XC6SLX16 器件上的存储器控制器模块支持为 x8。在 XC6SLX4 中无存储器控制器。 3. 在标准订购选项中，这些器件可提供含铅与不含铅（附加 G）的封装版本。 4. 这些封装均在 XC6SLX75、XC6SLX75T、XC6SLX100、XC6SLX100T、XC6SLX150 和 XC6SLX150T 器件中支持 4 个存储器控制器中的 2 个。
108992-创龙Spartan-6平台资料-SOM-TLS6核心板引脚说明20170526
说明：I =Input, O=Output,I/O =Bidirec
设计注意提示
1.CPU外部晶振频率为24MHz。
2.核心板的I2C总线已用2.2K电阻上拉至
3.3V。
3.利用核心板进行设计底板时，请认真核对自己底板的核心板B2B连接器的信号引脚线序是否正确，连接样的B2B物料,可以联系我司采购。
4.有关信号详细功能，请查看芯片datasheet。
5.FPGA端管脚名中带前缀“n”的，在LX9/LX25/LX45中可能悬空
SOM-TLS6-A1核心板B2
directional,Z=Highimpedance, PWR=Supply voltage,GND=Ground
自己底板的核心板B2B连接器的信号引脚线序是否正确，连接器的摆放位置是否正确，请务必参考我司提供的底板PC 能悬空；具体请参考Xilinx用户指导文档：UG385
心板B2B信号列表
，请务必参考我司提供的底板PCB图进行核对。
核心板同
SOM-TLS6-A1核心板B2B信
B2B信号列表。
Spartan-6时钟管理模块的介绍与使用
Spartan-6时钟管理模块的介绍与使用同步时序电路设计中最关键的是时钟设计，随着电路规模与速度的提高，对时钟的周期、占空比、延时和抖动等方面的要求也越来越高。
为了顺应这需求，Spartan-6系统器件在原有的ＤＣＭ模块基础引入了模拟ＰＬＬ模块构成了功能强大、控制灵活的时钟管理模块（ＣＭＴ）。
每个ＣＭＴ模块包含两个ＤＣＭ模块和一个ＰＬＬ模块。
Spartan-6系统器件有多至六个CMT模块。
一、器件组成与特性1．ＤＣＭ模块主要有以下功能模块组成：a.DLL模块, 主要由延时线和控制逻辑组成。
b.数字频率合成器，为系统产生丰富的频率合成信号输出到CLKFX和CLKFX180。
可以提供2~32的倍乘与1~32的分频系数。
c.数字移相器, 可提供粗调的0，90，180，270度移相和具有动态调节能力的相位细调。
d.数字频谱合成器，产生扩频时钟减少电磁干扰（EMI）。
Spartan-6 DCM模块提供给用户的设计原语有DCM_SP和DCM_CLKGEN，DCM_SP在Spartan-3E FPGA器件中也有，而DCM_CLKGEN是Spartan-6新增的，可以用产生动态的频率合成信号和扩频时钟。
2．PLL模块，有一400MHz~1000 MHz压控振荡器（VCO），可提供8种移相(0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°)和6个可独立编程倍乘与分频系数的输出信号。
提供给用户的设计原语有PLL_BASE和PLL_ADV，PLL_BASE是单独使用PLL模块最常调用的原语，允许使用PLL的最常用特性，PLL_ADV包括PLL_BASE所有的特性之外，还提供时钟切换及与DCM的连接。
可用于以下工作模式：a. 时钟网络去歪斜b. 频率合成c. 抖动滤波d. 零延时的缓冲f. PLL与PLL、DCM的级联二、使用指南1．注意时钟的输入与输出范围,所有应用不能超过范围.。
[笔记]Spartan6和Spartan3A
![[笔记]Spartan6和Spartan3A](https://img.taocdn.com/s3/m/01a86d3315791711cc7931b765ce05087632758e.png)
[笔记]Spartan6和Spartan3A来源：Spartan6时钟资源管理介绍1．注意时钟的输入与输出范围,所有应用不能超过范围.。
如Spartan-6 器件DCM的DLL模块的时钟输入范围如下（以下摘自Spartan-6 DATA SHEET）：速度等级为-1L的为器件5MHz~175MHz。
速度等级为2的为器件5MHz~250MHz。
速度等级为3和4的为器件5MHz~280MHz。
4．PLL与DCM的级联选择a. PLL输出驱动DCM模块，优点是在输入DCM模块前可减少输入时钟的抖动，同时又可以使用户能构访问所有DCM模块的输出信号，一个PLL可以驱动多个DCM模块，并不要求PLL与DCM都是在同一CMT模块内。
b. DCM模块输出驱动PLL模块，这种情况可以减少输入时钟和DCM时钟输出的总体抖动。
如果DCM输出直接连到PLL输入，要求PLL与DCM都是在同一CMT模块内，这种情况可减少的本地噪声与专用布线资源。
如果PLL与DCM不在同一CMT模块内，DCM输出必须经过BUFG缓冲后连到PLL。
由于PLL输入信号的限制, 最多只有两个DCM输出信号可以连到一个PLL模块.c. PLL与PLL的级联, 级联PLL可以产生更大范围的时钟, 两个PLL的级联也要通过BUFG缓冲, 此时器件通路的抖动最小。
Spartan3A型号是XC3S400A-5FG320 ，板子采用100MHZ的系统时钟，单端接口Spartan6型号是XC6SLX150T-3FGG900 ，板子采用74.25MHZ 的系统时钟，双端差分接口Spartan6型号是XC6SLX16-3CSG324 ，板子采用100MHZ的系统时钟，单端接口2013-04-03 11:00:14ISE工具下-->Edit-->Language T emplates...有许多源语可以参考，再详细的可以看资料手册。
Spartan 6中CLOCKSpartan-6 FPGA Clocking Resources UG382 (v1.6) May 12, 2011Chapter 1: Clock ResourcesClock ResourcesThe Spartan-6 FPGA clock resources consist of four types of connections:· Global clock input pads (GCLK)· Global clock multiplexers (BUFG, BUFGMUX)· I/O clock buffers (BUFIO2, BUFIO2_2CLK, BUFPLL)· Horizontal clock routing buffers (BUFH)Spartan 3A中ERROR解决：问题一：ERROR:Place:864 - Incompatible IOB's are locked to the same bank 0Conflicting IO Standards are:IO Standard 1: Name = LVCMOS33, VREF = NR, VCCO = 3.30, TERM = NONE, DIR = OUTPUT, DRIVE_STR = 12List of locked IOB's:led10led7led8错误产生的原因是Bank0中VCCO 电压不一致，详细情况可以查看编译产生的文件（*.par）报告。
SPARTAN6 FPGA配置 中文翻译
在 M[1:0]采样之前是一个输入管脚，可以
通过拉低该脚可以延迟 FPGA 的配置； 在 M[1:0]采样之后是一个 OD 门低输出有
复用
效信号，低电平指示配置期间发生了 CRC
校验错误；
开启 SEU 侦测的时候，该管脚保留，可作
为 I/O 口使用
专用
低电平有效信号，异步复位整个 FPGA 芯片
S6 配置详细攻略
何冰峰
1 概述
1.1 什么是配置？
S6 的配置就是应用配置数据通过比特流的方式加载进入 S6 内部存储器。
1.2 配置模式？
主从角度（时钟方向） S6 可以主动地从外部非易失性存储器加载数据来配置自己 S6 也可以被动的由外部微处理器等加载来配置自己
位宽角度 串行配置 8bit/16bit 并行模式
I/O/OD
I/O/OD
I
Dedicated/ Dual-purpose
Description
复用
配置模式选择管脚
复用
除 JTAG 外的所有配置模式下的配置时钟源
复用
串行配置数据输入，与 CCLK 上升沿同步
复用
为下游菊花链设备输出串行数据，与 CCLK 下 降沿同步
专用
高电平有效信号，高电平表明 FPGA 配置完成
1.3.3 高速解决方案
在某些应用中需要在很短的时间中就要是 FPGA 中的逻辑是可用的，所以 FPGA 配置 模式和配置工具必须比普通的配置要快许多。配置时间包括配置逻辑的初始化时间加上配置 时间，这个时间主要取决与配置设备的位宽以及配置逻辑的速度。例如，当使用一个 4-bit 位宽 33MHz 的数据总线，3.6Mb 的配置数据需要 28ms 配置进入 XC6SLX16 FPGA 中。
spantan6配置文档
1. 配置概述Spartan6系列FPGA通过把应用程序数据导入芯片内部存储器完成芯片的配置。
Spart-6 FPGA可以自己从外部非易失性存储器导入编程数据，或者通过外界的微处理器、DSP等对其进行编程。
对以上任何一种情况，都有串行配置和并行配置之分，串行配置可以减少芯片对引脚的要求，并行配置对8bit/16bit Flash或者微处理器来说更合适。
因为Xilinx的FPGA器件的配置数据存储在CMOS 配置锁存器内（CCL），因此Spartan6 FPGA器件上电后必须重新配置。
Spartan6器件有多种配置模式，包括：JTAG配置模式. Master Serial/SPI配置模式（X1，X2，X4）. Slave Serial配置模式. Master SelectMAP/BPI配置模式（X8，X16）. Slave SelectMAP配置模式（X8，X16）Spartan6系列FPGA的配置模式由引脚M[0:1]的状态决定（详细介绍见Spartan6系列之器件引脚功能详述），在主配置模式中，CCLK默认来自与内部的振荡器，也可以来自外部的GCLK0/USERCCLK.，the BitGen -g ConfigRate选项可以设置内部时钟的振荡频率，默认频率为2MHZ；无论M[0:1]状态如何，JTAG配置始终可用。
对一个FPGA系统来说，可以有多种配置模式，但往往只有一种配置模式最适合自己的目标系统，应该要进行慎重的选择。
当然，FPGA可以重新装载多个镜像文件，因此可以为1片FPGA提供多个配置文件，典型的应用为：当FPGA上电时，装载一个自检的镜像文件，完成自检后重新装载最终的应用程序镜像文件。
这种方法可大大提高FPGA的使用效率。
因为FPGA的外部存储器可以存储多个镜像文件，因此可以通过FPGA正在使用（已装载的镜像）更新外部存储器内容，实现远程镜像更新升级。
1.1. 主模式配置（master mode）由FPGA自身将外部存储器的配置数据装载进内部的模式称为主模式配置；主配置模式的各种连接方式如下图1所示，左侧为串行配置连接方式，右侧为并行配置连接方式。
Xilinx FPGA 引脚功能详细介绍
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AW AKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
【精品博文】spartan6硬件设计笔记
【精品博文】spartan6硬件设计笔记1.用spartan6主要是想利用它的差分收发器做一些应用，那么这里就需要注意lvds引脚，任何io bank都可以用作lvds 输入，但是lvds 输出引脚只能从bank0 和bank2 中选择。
2.可选择的工作模式有：master serial ，jtag，slave serial，bpi等，都是通过引脚M0和M1的高低进行配置。
具体可以查看spartan6 ug380 23page 内容，有一些模块图和表格，一看就懂，这里就不粘贴了。
另外Jtag模式是只要一上电就存在的模式，不被M[1:0]高低影响，和其他模式共存，也能理解，要是上电后被配置成非JTAG模式，那最终的位流怎么烧写到芯片里呢，没其他途径，一般都得经过jtag口。
3.有四个引脚需要特别关注。
DONE，熟悉fpga的都知道，该引脚是位流烧写完成配置的指示引脚，当fpga configured，该引脚输出高电平，而且是OD门，最好上拉，否则输出电流很弱，不足以点亮led指示灯。
PROGRAM_B是用于异步复位的，该引脚是输入引脚。
INIT_B引脚有趣，在模式引脚M[1:0]被采集前，INIT_B是输入，可以设计RC延迟电路用于延迟配置。
4.如果被配置成masterserial SPI 模式，那么要记住从片FLASH 要先于FPGA达到稳定工作状态。
虽说像其他FPGA一样，Spartan6有POR，但为了提高可靠性，还是使用外部延迟来使得外部Flash先于FPGA稳定，UG380提到三种方式，其中一个就是利用INIT_B做延迟，先持续一段时间低电平，随后在释放，简单的RC电路即可满足。
5.电源引脚有Vccint，Vccaux，Vccio，Vref等。
Vccint是给内核供电，通常是1.2v；Vccaux是给辅助逻辑供电的，可根据具体需要设置为1.8，2.5，3.3。
但是我还是没弄清楚Vccaux 电压该怎么配置。
Spartan-6 FPGA Configurable Logic Block User Guide文档中文整理.v1
CLB概述2015年8月13日20:49CLB（可配置逻辑模块）是实现时序电路和组合电路的主要逻辑资源，每一个CLB单元通过一个交换矩阵连接到通用路由矩阵上。
在一个CLB单元内，有一对slice，这两个silce各自单独成列，互不直连。
CLB以及其内部的slice布局如下图所示，注意X?Y?的规律。
Slice描述2015年8月13日21:30slice的种类slice有三种：SLICEX、SLICEL、SLICEM数量。
（XC6SLX4没有SLICEL）三种slice的电路图CLB/Slice的资源配置2015年8月13日22:20一个CLB中的逻辑资源：Distribute RAM、Shift Registers只有SLICEM有。
Arithmetic and Carry Chains只有SLICEL、SLICEM有。
Spartan-6系列FPGA的逻辑资源表：6输入LUT/逻辑单元=1.6Look-Up Table(LUT)2015年8月14日09:22Spartan-6系列FPGA的逻辑函数生成器即6输入查找表（LUT），每个slice有4个。
一个LUT有：6个独立的输入端（A1-A6），2个独立的输出端（O5-O6）。
LUT的输出去向<<Look-Up Table(LUT) - 电子表格.xlsx>>LUT6链接的简单示意图：SLICEL、SLICEM有3个多路复用器：F7AMUX、F7BMUX、F8MUX，这些多路复用器用来将4个LUT组合成7、8输入的函数。
无论是在1个CLB内或是两个slice之间，slice之间没有直连路径来实现大于8输入的函数生成器，但是CLB的输出可以通过交换矩阵路由到CLB的输入端。
存储元件2015年8月14日10:46每个slice有8个存储元件4个可以配置成D型边缘触发器（寄存器） or 电平敏感锁存器配置为D触发器时触发器的D端口，可以由LUT的O6输出端口通过AFFMUX、BFFMUX、CFFMUX、DFFMUX来驱动，也可由slice的输入端口AX、BX、CX、DX绕过LUT 来驱动。
Scarab Hardware公司的mini Spartan6+开发板介绍
Scarab Hardware 公司的mini Spartan6+开发板介绍
今天要向大家推荐的是两款来自Scarab Hardware 公司的Spartan-6 开发套件。
套件里面有两款第3 代的mini Spartan6+开发板。
从外观上，这个板与以前的板几乎相同。
它们唯一的区别就是这个Spartan-6 FPGA 是安装在这个板上。
这两块板中的其中一个板上有Spartan-6 LX9 FPGA，另外一个有Spartan-6 LX25 FPGA。
这里有一份对照表：
正如上表所见，这个Spartan-6 LX25 芯片有超过LX9 两倍的片上逻辑资源，将近3 倍的触发器（flip-flop）（那有许多额外的状态），将近两倍的片上
分布RAM 和BRAM，以及超过两倍的DSP48A1 slice——大大的增加了这个板子的资源。
这个Scarab Hardware 的miniSpartan6+板的LX9 版本现在的价格是75 美元（仅仅比Kickstarter 打完折后的价钱69 美元多6 美元），并且LX25 版本是105 美元，只多出了30 美元。
对我来讲，这是毫无悬念，我订购了这个带
更大资源的FPGA 板。
这也可能是由于Spartan-6 LX9 和LX25FPGA 在FTG256 细间距BGA 封装上是管脚兼容的原因。
（对于更多Xcell Daily 关于FPGA 管脚兼容和产品设计内容，敬请访问）
当它称这个miniSpartan6+板为第三代设计时，Scarab Hardware 的意思就。
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Spartan6系列之器件引脚功能详述
由技术编辑于星期四, 09/25/2014 - 14:48 发表
1. Spartan-6系列封装概述
Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。
所有Spartan-6 LX器件之间的引脚分配是兼容的，所有Spartan-6 LXT器件之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。
表格 1Spartan-6系列FPGA封装
2. Spartan-6系列引脚分配及功能详述
Spartan-6系列有自己的专用引脚，这些引脚是不能作为Select IO使用的，这些专用引脚包括：
专用配置引脚，表格2所示，GTP高速串行收发器引脚，表格3所示
表格 2Spartan-6 FPGA专用配置引脚
注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。
表格 3Spartan-6器件GTP通道数目
注意：LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676中封装
了8个GTP通道；LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在
FG(G)676 和 FG(G)900中封装了8个GTP通道。
如表4，每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4 TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102个，这102个单端引脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。
表格 4Spartan6系列各型号封装可用的IO资源汇总表格 5引脚功能详述
3. Spartan-6系列GTP Transceiver引脚
如表6所示，对LX25T，LX45T而言，只有一个GTP Transceiver通道，它的位置是X0Y0，所再Bank号为101；其他信号GTP Transceiver的解释类似。
表格 6GTP Transceiver所在Bank编号。