高速电路设计参考(包含器件选择以及走线)

高速电路设计规则参考（初稿）

张工

2015/3/8

高速电路完整性分析：

信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。（引用于博士对信号完整性的理解）同时，归根到底，信号失真源自于信号传输过程的阻抗变化，因此假如一个信号的传输途径处处阻抗匹配且均衡，这信号的质量可以很好保留，不过实际中不能完全做到，但可以通过注意这些问题从而是信号质量有所改善，另外在多次阻抗改变和跌落之后信号会出现信号振铃、信号反射、上冲以及下冲等现象，此时可以通过一些有效的方法避免。

以下将从信号完整性的层面出发，介绍以下一些高速电路的设计规则参考：

一、器件选型及布局

1电容选型

1.1不同容值电容搭配

通常情况下有经验的工程师都知道一般电源入口处都会搭配容量大小不一样的

电容进行去耦或储能，但经常一知半解，因为从理论计算，大小电容并联就是两

个电容的容值相加，没有什么作用。不过现实中由于制作工艺以及封装的不同，

不同容值的电容其ESL和ESR是不同的，其谐振频率也不同。

因此在信号频率小于其器件的谐振频率时电容表现出容性，当信号频率大于器件的

谐振频率时电容表现为感性，因此高速电路中大电容常常由于谐振频率较低，表现

出感性特性，此时电路中的电容将被大大削弱了去耦特性。因此通过搭配不同容值

的电容可以在较大范围内满足电路的需求。同时尽量选用小ESL的电容。

通常设计中可以通过搭配不同数量级的电容改善去耦效果。

1.2电容封装

同样容量的不同封装形式的电容其谐振频率也不同，通常小封装的电容等效串联电感更低，效串联电感基本相同电容有更低的等效串联电感。某型号陶瓷电容的ESL和ESR 测量值如下：

因此高速电路中尽量选用小封装的器件进行设计。

2电容的布局

2.1电容去耦半径和电容的摆放位置

有经验的工程师都会知道电容布局时小电容需要尽量靠近电源入口，大电容就可以放的远一点，这是因为电容对电源进行去耦时其存在一个去耦范围，即“去耦半径”。超过该电容的去耦半径时的其将起不到去耦半径。同时大容值的电容的去耦半径大，小电容的去耦半径小。例如某电路中0.001UF的陶瓷电容的去耦半径大概为2.4厘米。其去耦半径大小不仅与器件本身，同时还跟焊接的电路有关，不过起主导作用的是容值。

2.2降低EMI时电容的连线

随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。为降低EMI，也应尽量减小电源线和地回路之间包围的面积。

以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。

各种布线方式对去耦质量的影响

二、阻抗控制

1控制阻抗匹配

只有当高速接口外部的阻抗匹配时，其信号质量才最好。

做法：通过叠层控制好阻抗。

2阻抗连续

阻抗不连续时会引起反射，从而造成振铃、上冲和下冲等现象，因此需尽量保持连续。

其做法有：

a.保持参考平面连续，高速走线不要靠近参考平面边缘，切勿跨越参考平面分割处。

b.高速走线尽量避免过孔。

c.避免走线宽度变化。

d.避免该高速走线与其它走线以及地线距离太近。

e.为避免阻抗跌落，在走线连接表贴焊盘时，可以适当的挖空表贴焊盘底下的参考层。

f.……

三、布线

1.一般高速走线

信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。因此，高速走线时需要依据一下规则：

a.保持阻抗匹配及连续，一般为50ou阻抗匹配。

b.避免直角以及锐角，尽量避免过孔，避免跨越电源分割处。

c.需要等长时，优先采用长蛇形走线，避免过多拐弯。

d.同一根信号线连接多个器件时需要设置好其拓扑，例如T型、树型、菊花链等拓扑

结构，充分了解好其拓扑设计规范，例如T型拓扑在分支等长时信号反射最小，质

量最好等情况。

e.走线和走线之间的间距至少需满足2W原则，最好能有3W，避免窜扰。不过这个

是比较模糊的定性分析，真正在信号完整性层面分析时其间距需由走线和参考平面

的距离、走线和参考平面之间的介质以及平行的距离决定。

例如DDR2同一组数据线之间的规则有：

●平行长度<0.1英寸时，约为信号层与参考层距离的1倍。

●平行长度<0.5英寸时，约为信号层与参考层距离的1倍。

●0.5英寸<平行长度<1英寸时，约为信号层与参考层距离的2倍。

●1英寸<平行长度<6英寸时，约为信号层与参考层距离的3倍。

因此高密度板设计时可以通过缩小导线与参考层之间的距离实现较小线间距的设

计。

f.避免走线过长，过长的走线容易引起振铃，上冲以及下冲等，此原因是走线很长时

其传输线的末端反射回来的信号刚好与信号相位反相等关系。

g.假如以上某些情况无法避免造成信号质量较差，此时可以在信号的发送端串联进一

电阻，可以有效的抑制振铃、上冲以及下冲等情况。该电阻应该尽量靠近信号发射

端。电阻在没有确定电路信号质量之前可用0欧电阻代替，假如出现误码等情况，

可以用大概22~55欧姆的电阻代替0欧电阻。

h.过长的高速线可在传输过程中加入一些缓冲电路进行信号再整形，从而减少信号因

信号线过长放射严重导致电路失误的几率；

i.……

2.高速差分线

随着信号速度的提高以及EMC，大部分高速时钟线、串行数据线采用差分线的方法进行连接，例如DDR2的时钟线、USB的数据线，网口的数据线。大部分差分线的阻抗匹配在90欧~110欧之间。

a.通过调整好差分线的线宽，间距以及和参考平面的距离进行阻抗控制，其他大部分

设计规则类同单根高速走线。

b.差分线尽量保持线间距相等，这是阻抗连续非常重要的因素，不过通常差分线需要

进行等长，在等长调节和阻抗控制两方面都存在调节的情况下，优先进行等长，再

调整线间距。

c.差分线靠近一对20mil宽的焊盘，则焊盘上会有阻抗跌落，那么SMT焊盘下的参

考平面需要挖空。焊盘将会参考一个更低的平面那里，更适合100欧差分信号。接

地焊盘应放置在挖空的平面附近，这样常规信号也会参考到地平面。

d.尽量避免差分走线靠近过孔，若无法避免，此段差分走线应改为7mil线宽，此段

长度应大于100mil，如下图所示。